SK海力士在Hot Chips 2026上展示了面向AI加速器的HBM封装挑战。
SK海力士在Hot Chips 2026大会上的演讲聚焦于高带宽内存（HBM）和先进封装技术，详细阐述了支撑下一代HBM架构的3D堆叠、键合及系统集成策略。SK海力士将HBM定义为由一个基础晶粒（base die）和最多16个核心晶粒组成的三维堆叠结构。在2.5D封装中，GPU与HBM共享硅中介层，通过16个通道中的1,024个I/O进行通信——这些I/O被组织为每个等级（rank）四个切片，而在16晶粒堆叠中包含四个等级。中介层接口依然至关重要，因为它是HBM与加速器之间的主要连接点。推动HBM技术进步的动力在于对更高带宽、更大容量以及更佳能效的需求。
尽管HBM每GB的成本较高，但SK海力士强调，更广泛的采用能够降低整体系统占地面积、功耗和运营成本。该公司通过对比十二个GDDR6站点与四个HBM3E站点的配置，展示了HBM在增加带宽和容量的同时具备更优越的空间效率。虽然具体的架构比较可能因特定实现而异——例如NVIDIA GeForce RTX 5090等消费级GPU中配备的32 GB GDDR7内存——但HBM的系统性优势依然显而易见。
每一代HBM都在容量和带宽方面实现了显著增长。HBM2E达到460 GB/s，HBM3扩展至717 GB/s，而HBM3E则达到1,024 GB/s。HBM4将峰值吞吐量翻倍至2,048 GB/s，并通过2,048个I/O实现。物理尺寸也随之扩大，封装足迹从基础的10×11毫米增长到HBM4的12.4×11毫米。HBM4包含了密度显著更高的硅通孔（TSV）和微凸块。SK海力士指出，在一个尺寸为12.8×11毫米、Z轴高度为775微米组件上，拥有超过20,000个TSV和16,148个基础微凸块。该设计目标带宽超过2 TB/s，在提升散热阻力的同时，能效提高了40%以上。总容量达到48 GB，目前12晶粒堆叠已投入生产，16晶粒堆叠正在进行认证。
晶粒间堆叠主要依赖两种键合方法，每种方法都有其独特的权衡。带有非导电薄膜的热压键合（TC+NCF）能够实现高生产率和低热阻，但对芯片翘曲高度敏感。相反，带有模塑底部填充胶的大规模回流焊（MR+MUF）能更有效地适应薄晶粒的翘曲，尽管它引入了较高的热阻和较窄的间隙填充公差。在这两种方法之间的选择直接影响下游制造良率和热性能。SK海力士执行全面的晶圆级HBM组装制造流程，包括硅蚀刻、TSV铜填充、后端互连（BEOL）金属化、晶圆减薄、背面处理、切割和测试。已知良好堆叠晶粒（KGSD）验证步骤允许在封装前对单个晶粒堆叠进行测试，确保缺陷单元不会在系统集成期间占用宝贵的中介层面积。
最大的封装挑战在于TSV形成、微凸块制作、晶圆减薄和晶粒堆叠。SK海力士指出，在TSV和凸块制造过程中，工艺均匀性、良率一致性和铜污染是主要关注点。其他复杂性包括在晶圆减薄和基于底部填充胶的堆叠组装过程中的薄晶粒处理和翘曲管理。推出提供每堆叠48 GB容量的16晶粒HBM3E配置是一个重大的封装里程碑。突破此前12晶粒的限制需要保持相同的Z轴高度预算，这要求将晶粒厚度、晶粒间间隙高度和凸块间距减少约50%。这些尺寸调整是在不损害底部填充胶间隙填充完整性的情况下实现的。
随着堆叠高度接近或超过20个晶粒，热管理成为主要的限制因素。热阻在键合和材料堆叠架构中逐渐降低，从标准的模塑底部填充胶过渡到先进的MR-MUF，最终到混合键合。每种架构进步都支持更多的晶粒层，同时改善散热。混合键合从根本上改变了堆叠组装方法。组件在室温下对齐并放置，随后进行超过200°C的回火工艺，形成直接的SiO₂-to-SiO₂和Cu-to-Cu键合。这种机制消除了对前几代传统微凸块和间隙填充材料的依赖。SK海力士认为混合键合是实现20晶粒及更高堆叠的关键技术，通过更紧密的间距几何结构和增强的导热性提供扩展的性能能力。在固定的Z轴高度包络内，混合键合允许使用更厚的晶粒芯体，同时实现低于18微米的间距——这是MR-MUF工艺无法达到的规格。
SK海力士将其热管理策略与行业竞争对手的方法进行了基准测试。其i-HBM架构将具有高导热性且电绝缘的冷却元件直接集成到有源晶粒间PHY区域，建立了专门的热路径，旨在将热阻降低30%以上。竞争对手的方案包括三星的高性能底座（HPB），它使用铜散热器将DRAM移至处理器附近，以及美光对基础晶粒电路的优化以提高能效。
展望HBM4之后，SK海力士概述了两个主要的发展方向。第一个是通过增加数据I/O数量和提高每个I/O的传输速度来增加带宽。第二个是通过专用的逻辑基础晶粒和增加的TSV密度来提高能效。带宽扩展由更高的数据I/O量和加速的信号速率驱动，并由集成逻辑工艺支持。单设备带宽从HBM2E的0.5 TB/s扩展到HBM4的2.0 TB/s。从HBM3E到HBM4的转变使I/O速度翻倍，并将数据I/O数量推至1,000以上。能效改进依赖于优化的逻辑代工流程和战略性分布的电源TSV，从而增强电源分配网络（PDN）。SK海力士报告称，在最近几代HBM中，PDN性能提高了75%，这得益于低功耗逻辑架构的持续缩放。
在系统层面，SK海力士强调了组装顺序的根本性转变。历史上，内存模块是在制造流程的后期集成的。在现代AI先进封装中，HBM首先组装，使得晶粒堆叠和硅中介层在添加后续封装层之前就要承受更高的可靠性要求。该公司评估了主要的先进封装架构——包括台积电的CoWoS-S、CoWoS-L以及英特尔的EMIB——以评估它们对HBM堆叠和中介层的机械和热负载特性。所选的封装方法直接决定了HBM组装在运行期间必须承受的应力大小。SK海力士将封装演进分为三个层级：晶粒间堆叠、晶粒到中介层集成以及封装到主板组装。在此框架中将HBM置于其中，突显了其位于技术要求最高的层级，这也解释了业界对先进堆叠和键合技术的强烈关注。
与Hot Chips 2026的其他演示相比，SK海力士异常强调封装工程。该会议表明，HBM开发已演变为一个紧密耦合的共同设计挑战，其中键合方法、热管理和中介层应力因素相互交织。虽然演示未 extensively 涵盖定制HBM配置或下一代HBM5规范，但详细的路线图为未来的进步奠定了清晰的基础。预计在未来的行业简报中将进一步披露这些主题的技术细节。