SK海力士详细阐述了其为下一代HBM内存采用的Intel EMIB及其他先进封装技术，并瞄准未来的3D结构。

SK海力士正利用包括英特尔EMIB在内的先进封装技术，为其下一代HBM解决方案提供动力，并明确朝着3D封装方向迈进。在Hot Chips 2026大会上，SK海力士的Jaesik Lee发表了一场题为“高带宽内存的先进封装”的演讲，概述了该公司如何利用先进封装技术加速其HBM路线图。

该演讲首先介绍了当前HBM的构造。HBM采用3D堆叠架构，通过硅通孔（TSV）将多个核心裸片（DRAM IC）连接到底座裸片上。目前，HBM支持最高16层切片，即16-Hi堆叠。每个等级由四个切片组成，这意味着一个16-Hi堆叠包含四个等级。每个切片具有四个通道，总共包含16个存储库。虽然HBM和GPU仍然是独立的芯片，但它们使用2.5D封装安装在共享的硅中介层上。每个HBM模块包含1,024个I/O引脚，并通过硅中介层路由16个通道，通过PHY将HBM堆栈连接到XPU。

HBM通过减少空间、功耗和运营成本，成为DRAM的关键替代方案。典型的GDDR6配置可提供24 GB内存和768 GB/s带宽，而采用四个堆栈的HBM3E解决方案占用空间约为前者的一半，同时提供高达144 GB的容量和4 TB/s的带宽。SK海力士当前的路线图将HBM4定位为其旗舰产品，具备高达24 Gb的DRAM密度、容量达到36 GB、2,048个I/O位、I/O速度高达8 Gbps以及带宽高达2,048 GB/s。

与上一代相比，HBM4增加了封装高度和占地面积，集成了比HBM3E更多的TSV和微凸块。目前行业主要依赖两种封装方法：热压+非导电膜（TC+NCF）和批量回流+模塑底部填充（MR+MUF）。TC+NCF具有优异的抗裸片翘曲性能，但热阻较高且制造生产率较低。相反，MR+MUF提供了更高的生产率和更低的热阻，但更容易出现芯片翘曲，并且存在间隙填充限制。SK海力士概述了其从制造到客户系统的六个关键阶段的HBM工艺流程，并强调了集成在其HBM封装中的四项核心技术。其中，先进MR-MUF已部署在SK海力士的16-Hi HBM3E解决方案中，结合了翘曲控制和细间距互连及窄间隙填充增强功能。这些改进使总封装高度增加到775微米，同时将芯片厚度降至0.9倍，间隙高度降至0.5倍，凸块间距降至0.9倍。

展望未来，SK海力士确定了两大主要挑战：随着带宽需求的增加，HBM的功耗需求不断上升；以及由于TSV面积限制而加剧的热管理问题。随着TSV数量的增加，即使TSV间距尺寸缩小，所占面积也会扩大。此外，带宽几乎每两代翻一番，给现有工艺和封装技术带来了2.2倍的热负荷。为了超越16-Hi堆叠，SK海力士正在探索混合键合技术，该技术能够实现更窄的间距以提高性能，并提供更好的导热性以提高效率。数据显示，与MR-MUF工艺相比，混合键合支持24%更厚的核心裸片，并实现小于18微米的TSV间距。尽管容纳了更多的堆叠层，混合键合仍能将热阻降低35%。

借鉴三星的HPB（热路径块），SK海力士正在开发一种名为I-HBM的专有局部热点缓解技术。该方法直接在靠近热点的HBM D2D PHY区域嵌入具有高导热性和电绝缘性的冷却组件，建立专用热路径，从而将热阻进一步降低30%以上。从长远来看，SK海力士旨在通过逻辑工艺集成将TSV数量翻倍并提高I/O速度。功率分配网络（PDN）挑战将通过优化的逻辑晶圆厂工艺得到缓解，广泛分布的电源TSV将显著增强PDN性能。

HBM技术在追求更高功率密度、带宽和堆叠高度的过程中引入了巨大的热学、机械和封装障碍，这因更厚的氧化层、更密集的TSV阵列和更快的引脚速度而加剧。MLMO、优化的微凸块、新兴的混合键合技术（提供改善的导热性、更宽的工艺裕度和更精细的间距）以及像I-HBM这样的热点管理解决方案正在积极解决这些限制。随着堆叠向16–20 Hi配置发展，架构转向与逻辑更紧密的3D集成，成功将需要设计、材料、客户工艺和中介层技术的严格协同优化。持续的跨行业合作对于满足未来工作负载对容量和带宽的需求至关重要。在演讲期间，SK海力士还突出了英特尔的EMIB封装技术以及台积电的CoWoS-L、CoWoS-R和CoWoS-S在其2.5D HBM解决方案架构中的应用，说明了每种先进封装方法如何对HBM和中介层施加不同的机械和热应力。最终，SK海力士正定位为3D集成做准备，这将使得HBM可以直接堆叠在加速器之上——这是业界等待高级逻辑和封装技术完全成熟后的战略目标。