SK하이닉스는 차세대 HBM 메모리 구현을 위해 인텔 EMIB 및 기타 첨단 패키징 기술을 채택하고 향후 3D 구조를 목표로 한다고 밝혔다.
SK하이닉스는 차세대 HBM 솔루션을 위해 인텔의 EMIB를 포함한 첨단 패키징 기술을 활용하고 있으며, 3D 패키징으로 명확하게 나아가고 있습니다. Hot Chips 2026에서 SK하이닉스의 이재석은 “High-Bandwidth Memory를 위한 Advanced Packaging”라는 제목의 발표를 통해 회사가 첨단 패키징 기법을 어떻게 활용하여 HBM 로드맵을 가속화할 것인지 개요를 제시했습니다.
발표는 현재 HBM 구조에 대한 개요로 시작되었습니다. HBM은 여러 개의 코어 다이(DRAM IC)를 TSV(Through-Silicon Via)를 통해 베이스 다이와 연결하는 3D 적층 아키텍처를 사용합니다. 현재 HBM은 최대 16개의 슬라이스, 즉 16-Hi 적층을 지원합니다. 각 랭크는 4개의 슬라이스로 구성되므로, 16-Hi 적층에는 4개의 랭크가 포함됩니다. 각 슬라이스는 4개의 채널을 특징으로 하며, 총 16개의 뱅크를 포함합니다. HBM과 GPU는 별도의 칩이지만 2.5D 패키징을 사용하여 공유 실리콘 인터포저 위에 마운트됩니다. 각 HBM 모듈은 1,024개의 I/O 핀을 포함하며, 16개의 채널이 실리콘 인터포저를 통해 라우팅되어 HBM 스택을 PHY를 통해 XPU에 연결합니다.
HBM은 공간, 전력 소비 및 운영 비용을 줄임으로써 중요한 DRAM 대안 역할을 합니다. 일반적인 GDDR6 구성은 768 GB/s의 대역폭으로 24 GB의 메모리를 제공하지만, 4개의 스택을 갖춘 HBM3E 솔루션은 약 절반의 공간을 차지하면서 최대 144 GB의 용량과 4 TB/s의 대역폭을 제공합니다. SK하이닉스의 현재 로드맵에서 HBM4는 최대 24 Gb DRAM 밀도, 최대 36 GB 용량, 2,048개 I/O 비트, 최대 8 Gbps I/O 속도 및 최대 2,048 GB/s 대역폭을 갖춘 플래그십 제품으로 위치해 있습니다.
HBM4는 이전 세대 대비 패키지 높이와 면적이 증가했으며, HBM3E보다 더 많은 TSV와 마이크로 범프를 통합합니다. 업계는 현재 두 가지 주요 패키징 방식을 의존하고 있습니다: TC+NCF(Thermo-Compression + Non-Conductive Film)와 MR+MUF(Mass Reflow + Molded Underfill)입니다. TC+NCF는 다이 왜곡에 대한 저항성이 우수하지만 열 저항률이 높고 제조 생산성이 낮습니다. 반면, MR+MUF는 더 높은 생산성과 낮은 열 저항률을 제공하지만 칩 왜곡에 더 취약하며 갭 필(gap-fill) 한계가 있습니다. SK하이닉스는 제조부터 고객 시스템까지 여섯 가지 주요 단계를 아우르는 HBM 공정 흐름을 제시했으며, HBM 패키지에 통합된 네 가지 핵심 기술을 강조했습니다. 이 중 Advanced MR-MUF는 이미 SK하이닉스의 16-Hi HBM3E 솔루션에 도입되었으며, Warpage Control과 Fine Pitch Interconnect & Narrow Gap-fill 개선 사항을 포함합니다. 이러한 개선 사항은 총 패키지 높이를 775 마이크론으로 늘리면서 칩 두께를 0.9배, 갭 높이를 0.5배, 범프 피치를 0.9배로 줄입니다.
앞으로 SK하이닉스는 두 가지 주요 과제를 식별했습니다: 대역폭 요구 사항이 증가함에 따라 높아지는 HBM 전력 수요와 TSV 영역 제약으로 인한 복잡해진 열 관리 문제입니다. TSV 수가 증가함에 따라 TSV 피치 치수가 축소됨에도 불구하고 점유 영역은 확장됩니다. 또한, 대역폭이 거의 두 세대마다 두 배가 됨에 따라 기존 공정과 패키징 기술에 2.2배의 열적 부담이 가중됩니다. 16-Hi 스택을 넘어설 수 있도록 SK하이닉스는 하이브리드 본딩(hybrid bonding)을 탐색하고 있는데, 이는 더 높은 성능을 위한 좁은 피치와 더 나은 효율성을 위한 향상된 열 전도율을 가능하게 합니다. 데이터에 따르면 하이브리드 본딩은 MR-MUF 공정 대비 24% 더 두꺼운 코어 다이를 지원하며 18 마이크론 미만의 TSV 피치를 달성합니다. 더 많은 적층 레이어를 수용함에도 불구하고 하이브리드 본딩은 열 저항을 35% 감소시킵니다.
삼성전자의 HPB(Heat Path Block)를 모방하여, SK하이닉스는 I-HBM이라는 자체적인 국소 핫스팟 완화 기술을 개발 중입니다. 이 접근 방식은 핫스팟 근처의 HBM D2D PHY 영역에 고열전도성 전기 절연 냉각 구성 요소를 직접 내장하여 dedicated heat path를 형성함으로써 열 저항을 추가로 30% 이상 절감합니다. 장기적으로 SK하이닉스는 로직 공정 통합을 통해 TSV 수를 두 배로 늘리고 I/O 속도를 높이는 것을 목표로 합니다. 최적화된 로직 파운드리 공정을 사용하여 PDN(Power Delivery Network) 문제를 완화할 것이며, 광범위하게 분산된 파워 TSV를 통해 PDN 성능을 크게 향상시킬 것입니다.
HBM 기술에서의 지속적인 전력 밀도, 대역폭 및 스택 높이 증가는 두꺼운 산화막, 조밀한 TSV 배열 및 빠른 핀 속도로 인해 악화되는 상당한 열적, 기계적 및 패키징 장벽을 초래합니다. MLMO, 최적화된 마이크로 범프, 향상된 열 전도율, 넓은 공정 마진 및 미세 피치를 제공하는 새로운 하이브리드 본딩, 그리고 I-HBM과 같은 핫스팟 관리 솔루션과 같은 혁신들은 이러한 제약을 적극적으로 해결하고 있습니다. 스택이 16~20 Hi 구성으로 발전하고 아키텍처가 로직과의 tighter 3D 통합으로 전환됨에 따라 성공하려면 설계, 소재, 고객 공정 및 인터포저 기술의 엄격한 공동 최적화가 필요합니다. 향후 용량과 대역폭 모두에 대한 워크로드 요구를 충족시키기 위해서는 지속적인 산업 전반의 협력이 필수적입니다. 발표 동안 SK하이닉스는 2.5D HBM 솔루션 아키텍처에서 인텔의 EMIB 패키징 기술과 함께 TSMC의 CoWoS-L, CoWoS-R 및 CoWoS-S도 강조했으며, 각 첨단 패키징 방법이 HBM과 인터포저에 서로 다른 기계적 및 열적 스트레스를 적용하는 방법을 보여주었습니다. 궁극적으로 SK하이닉스는 HBM을 가속기 위에 직접 적층할 수 있는 3D 통합을 위해 자신을 포지셔닝하고 있으며, 이는 업계가 첨단 로직 및 패키징 기술이 완전히 성숙해질 때까지 기다려온 전략적 목표입니다.