Cadence通过TSMC A14工艺设计工具认证，将AI芯片设计迭代周期加快2.5倍。

Cadence 与台积电扩大合作，Cadence 获得了台积电先进 A14 工艺技术的工具认证，展示了 TSMC N3P 中业界领先的 UALink 解决方案，并推出了 N3P 和 N2P 工艺的新硅验证 IP。两家公司现已在台积电的 N3、N2、A16 和 A14 工艺技术中实现了代理型 AI 芯片和 3D-IC 设计流程，包括对数百个芯粒晶圆级系统的台积电 3DFabric 支持。

Cadence 数字与签核集团高级副总裁兼总经理郑钦智表示："Cadence 与台积电的合作继续提供突破性创新，使领先客户能够加速其最先进的半导体设计。通过 AI 驱动的设计流程、硅验证 IP 和 3D-IC 解决方案，我们帮助客户在台积电的尖端工艺技术上实现更快的上市时间和改进的 PPA。"

Cadence 的数字完整流程、签核流程和定制/模拟流程现已获得台积电 A16 和 A14 工艺技术的认证。数字完整流程包括 Innovus 实现系统、用于 DTCO 的 Cadence Cerebrus 智能芯片浏览器，以及增强的签核工具，包括 Tempus 时序与 ECO 解决方案、EMX 平面 3D 求解器、Voltus IC 功率完整性解决方案、Quantus 提取解决方案、Pegasus 验证系统、Liberate 表征组合和 Genus 综合解决方案。对于定制和模拟设计，Virtuoso Studio 解决方案包括设计规则正确的布局生成和自动设计迁移至台积电 A16 和 A14，迭代次数减少高达 2.5 倍，改进了 AI、HPC 和移动 SoC 的首次成功率。

在 A14 IP 方面，UCIe-64G 已流片，LPDDR6 IP 正在开发中，Artisan Foundation IP 和混合信号 IP 预计于 2026 年第四季度推出，包括用于 HPC/AI 和网络应用的标准单元、GPIO 和内存编译器。Cadence 模拟、数字和签核工具流程也已通过台积电 N2P 的认证，Virtuoso Layout Suite 增加了增强的连接模型以实现生产就绪的定制设计环境。已流片的 N2P IP 包括 DDR5、LPDDR5 和 PCIe 6.0，PCIe 3.0 IP 预计在 2026 年第四季度流片。N2P 硅上的 UCIe-64G IP 正在测试阶段，已在 N3P 上表征。

Cadence 解决方案现支持台积电 SoW-X 完整设计流程，包含数百个芯粒和数百万个凸点，5 倍网版尺寸的 CoWoS-L 风格先进封装，以及 SoIC、eDTC、MIMCap、IVR、HBM 逻辑基础芯片和基板的集成，使用 Integrity 3D-IC 进行系统规划和组装。一个预仿真驱动的芯粒间自动布线流程已通过 Cadence Allegro 基板路由器和 OmniRoute 高级互连路由器认证，自动推导跨所有 CoWoS 架构的信号完整性优化路由策略，并满足 UCIe 要求。台积电 COUPE Compact Universal Photonic Engine 高带宽光硅互连能力已启用，以与 Cadence 224G SerDes IP 集成，与 UALink、ESUN、UltraEthernet 和 CPO 生态系统保持一致。

Global Unichip Corp. 高级副总裁林荣显表示："随着设计扩展到 N3P 和 N2P 等台积电尖端工艺技术，成功取决于跨越日益复杂系统要求的紧密优化执行——尤其是在与早期采用者合作时，日程风险最高。Cadence 的解决方案提供了我们成功交付和流片台积电最先进节点复杂设计所需的可预测性、性能和硅级验证一致性。"

Cadence 与台积电正在将下一代节点 AI 和 HPC 设计从混乱转变为更完整的技术堆栈。经过认证的 A14、A16 和 N2P 流程、硅验证互连和内存 IP，以及对数百个芯粒的 3DFabric 支持，为客户提供了从首片硅到晶圆级系统更清晰的路径，具有更低的工艺风险和更快的上市时间。