Cadence는 TSMC A14 설계 도구 인증을 확보하여 AI 칩 설계 반복 주기를 2.5배 단축했으며, 에이전트 AI 가속기를 향한 경쟁에서 선도하고 있다.

캐던스와 TSMC는 협력을 확대했으며, 캐던스는 TSMC의 고급 A14 공정 기술에 대한 툴 인증을 획득했고, TSMC N3P에서 업계 최고 수준의 UALink 솔루션을 시연했으며, N3P 및 N2P 기술을 위한 새로운 실리콘 검증 IP를 소개했습니다. 두 회사는 이제 TSMC의 N3, N2, A16 및 A14 공정 기술 전반에 걸쳐 에이전트 AI 칩 및 3D-IC 설계 흐름을 활성화하고 있으며, 수백 개의 칩렛을 갖춘 웨이퍼 규모 시스템을 위한 TSMC 3DFabric 지원을 포함하고 있습니다.

"캐던스와 TSMC의 파트너십은 최첨단 고객이 가장 고급 반도체 설계를 가속화할 수 있도록 하는 획기적인 혁신을 계속 제공하고 있습니다"라고 캐던스 Digital and Signoff Group의 선임 부사장 겸 총괄 이사인 Chin-Chi Teng이 말했습니다. "AI 기반 설계 흐름, 실리콘 검증 IP 및 3D-IC 솔루션을 통해 고객이 TSMC의 최첨단 공정 기술에서 더 빠른 출시 시간과 개선된 PPA를 달성할 수 있도록 지원하고 있습니다."

캐던스의 디지털 풀 플로우, 사인오프 플로우 및 커스텀/아날로그 플로우는 현재 TSMC A16 및 A14 공정 기술에 대해 인증되었습니다. 디지털 풀 플로우는 Innovus Implementation System, DTCO용 Cadence Cerebrus Intelligent Chip Explorer를 포함하며, Tempus Timing and ECO Solution, EMX Planar 3D Solver, Voltus IC Power Integrity Solution, Quantus Extraction Solution, Pegasus Verification System, Liberate Characterization Portfolio 및 Genus Synthesis Solution을 포함한 향상된 사인오프 툴을 갖추고 있습니다. 커스텀 및 아날로그 설계의 경우, Virtuoso Studio 솔루션은 설계 규칙 정확한 레이아웃 생성 및 TSMC A16 및 A14로의 자동화된 설계 마이그레이션을 포함하여 반복을 최대 2.5배 줄이고 AI, HPC 및 모바일 SoC에 대한 초회 성공률을 개선합니다.

A14 IP 측면에서, UCIe-64G는 테이프 아웃되었고, LPDDR6 IP는 개발 중이며, Artisan Foundation IP 및 혼합 신호 IP는 표준 셀, GPIO 및 HPC/AI 및 네트워킹 응용 프로그램용 Memory Compiler를 포함하여 2026년 Q4에 사용 가능할 것으로 예상됩니다. 캐던스 아날로그, 디지털 및 사인오프 툴 플로우는 또한 TSMC N2P에 대해 인증되었으며, Virtuoso Layout Suite는 생산 준비가 완료된 커스텀 설계 환경을 위한 향상된 연결성 모델을 추가합니다. 테이프 아웃된 N2P IP는 DDR5, LPDDR5 및 PCIe 6.0을 포함하며, PCIe 3.0 IP는 2026년 Q4에 테이프 아웃될 것으로 예상됩니다. N2P 실리콘의 UCIe-64G IP는 테스트 랩에 있으며 N3P에서 특성화되었습니다.

캐던스 솔루션은 현재 수백 개의 칩렛과 수백만 개의 범프가 있는 TSMC SoW-X 풀 설계 플로우, 5배 레티클 크기의 CoWoS-L 스타일 고급 패키지, 그리고 시스템 계획 및 조립을 위한 Integrity 3D-IC를 사용하는 SoIC, eDTC, MIMCap, IVR, HBM logic base die 및 기판의 통합을 지원합니다. 사전 시뮬레이션 기반의 다이 투 다이 자동 라우팅 플로우는 Cadence Allegro Substrate Router 및 OmniRoute Advanced Interconnect Router로 인증되었으며, 모든 CoWoS 아키텍처에 걸쳐 신호 무결성 최적화 라우팅 전략을 자동으로 도출하고 UCIe 요구사항을 대상으로 합니다. TSMC-COUPE Compact Universal Photonic Engine 고대역폭 포토닉-실리콘 연결은 Cadence 224G SerDes IP와의 통합을 위해 활성화되며, UALink, ESUN, UltraEthernet 및 CPO 에코시스템에 정렬됩니다.

Global Unichip Corp.는 캐던스 솔루션을 활용하여 TSMC의 최첨단 공정 기술에서 AI 가속기 및 하이퍼스케일 시스템을 위한 고급 커스텀 실리콘을 제공합니다. "N3P 및 N2P와 같은 최첨단 TSMC 공정 기술으로 설계가 확장됨에 따라 성공은 점점 더 복잡한 시스템 요구사항에 걸쳐 엄밀하게 최적화된 실행에 달려 있으며, 특히 일정 위험이 가장 높은 초기 채택자와 함께 작업할 때 그렇습니다"라고 Global Unichip Corp.의 선임 부사장인 Louis Lin이 말했습니다. "캐던스 솔루션은 TSMC의 가장 고급 노드에서 복잡한 설계를 성공적으로 제공하고 테이프 아웃하는 데 필요한 예측 가능성, 성능 및 실리콘 관련성을 제공합니다."

캐던스와 TSMC는 차세대 노드 AI 및 HPC 설계를 분주한 경쟁에서 더 완전한 스택으로 변환하고 있습니다. 인증된 A14, A16 및 N2P 플로우, 실리콘 검증 상호 연결 및 메모리 IP, 그리고 수백 개의 칩렛을 위한 3DFabric 지원은 고객에게 초기 실리콘에서 웨이퍼 규모 시스템으로 가는 더 명확한 경로를 제공하며, 더 낮은 공정 위험과 더 빠른 출시 시간을 제공합니다.