三星在Hot Chips 2026上概述了其演进HBM基础晶片的路线图，以优化封装面积利用率，实现更高效的计算集成。
在 Hot Chips 2026 大会上，三星展示了“HBM 基础晶粒的演进”，概述了其将高带宽存储器（HBM）的基础晶粒从被动中介层转变为高性能组件的战略。本报告对此次会议进行了现场报道；如有轻微拼写错误，敬请谅解。
HBM 将其工作负载分配给上方的 DRAM 核心晶粒堆叠和下方的基础晶粒。三星将堆叠的存储层称为 C 晶粒（C-dies），而基础晶粒（B-die）则容纳物理层（PHY）和硅通孔（TSV），从而建立与计算晶粒之间的通信通道。这些堆叠通常由安装在基础晶粒上的四个、八个、十二个或十六个 C 晶粒组成。此处提供参考结构图。
自诞生以来，HBM 的带宽和容量稳步增长。三星的历史数据显示，原始 HBM 一代的最大容量约为 1 GB 和 1 TB/s，而 HBM5 规范的容量已超过 60 GB，带宽超过 6 TB/s。虽然容量有所增加，但不断增长的带宽需求是推动基础晶粒根本性架构变化的主要动力。
几个物理限制制约了带宽的进一步扩展。三星指出了 C 晶粒堆叠和基础晶粒中 TSV 数量和间距的限制，以及嵌入在 B-die 中的 PHY 的 I/O 数量和运行速度。随附图表说明了 TSV 和 DQ 数量如何随间距和面积在各代产品中扩展，突出了架构压力加剧的位置。
虽然 C 晶粒制造仍采用 DRAM 级工艺节点，但基础晶粒正转向先进逻辑工艺。三星的趋势分析显示，随着 HBM4 的推出，B-die 正从传统逻辑节点迁移至 4 nm 工艺，显著缩小了相对于 XPU 系统级芯片（SoC）的工艺差距。尽管随着工艺节点的进步能效有所提高，但总封装功耗（MPGA）持续上升，促使三星强调从 HBM4 开始，将先进逻辑集成到 B-die 中变得至关重要。
三星将其 D1c DRAM 工艺与 4 nm 逻辑节点应用于 HBM4，优先考虑降低功耗和最小化有源区域。这一举措标志着真正的 DRAM 与先进逻辑集成的开端。跨工艺节点的性能追踪表明，随着逻辑节点的进步，TSV 到 PHY 中继器的功耗和信号延迟均有所下降。
标准 HBM（sHBM）将 B-die 局限于基本的数据路由和测试路径功能。相比之下，定制 HBM（cHBM）利用先进逻辑构建更接近系统级芯片的基础晶粒，同时保持与标准 C 晶粒堆叠的兼容性。我们此前曾探讨过 Marvell 等非内存供应商探索的定制 HBM 架构。
传统的扩展途径正接近物理极限。工艺微缩正在放缓，单片晶粒正接近光罩极限，而多芯粒中介层受限于物理尺寸。三星的应对策略是利用 B-die 现有的先进逻辑能力，从 XPU 卸载部分功能。
在传统 sHBM 设计中，PHY 占据了基础晶粒最大的面积。三星用基于先进逻辑构建的晶粒对晶粒（D2D）接口取代了这一传统 PHY，从而减少了物理占地面积，缩短了信号通道，并提高了能效。回收的硅面积使得 XPU 得以扩展，如比较布局图所示。
从 HBM2 到 sHBM4，PHY 的面积和通道深度不断扩大以支持更高的带宽。通过将有源功率集中在紧凑的区域内，先进逻辑从 HBM4 到 HBM5 大幅减少了 PHY 和 D2D 的面积需求。虽然较短的通道降低了每比特能耗，但由此增加的功率密度引入了局部热热点。
为了解决这种热压力，三星提出了热路径块（HPB），这是基于其 cHBM4 设计洞察开发的。实现超过 50% 的 PHY 覆盖率可将峰值温度降低 35% 以上——这是一个关键的改进，因为 I/O 速度从 sHBM4E 到 sHBM5 大致翻倍，且功率密度从 0.5 W/mm² 激增至超过 2.0 W/mm²。
一旦有足够的空间，三星便开始将 XPU 逻辑迁移到基础晶粒上，其中内存控制器是首要目标。重新定位内存控制器释放了宝贵的 XPU 硅资源，三星指出，相关的 thermal 影响仍然可控。业界已在努力将传统 HBM 内存控制器移植到 cHBM 架构中。
将 SRAM 集成到基础晶粒也有助于提高可靠性。三星基于 SRAM 的单元修复机制利用原本闲置的 B-die 空间，以细粒度解码并重定向故障单元地址，将修复能力分布在多个通道上。与依赖 C 晶粒内有限备用资源的传统方法相比，这种方法在 B-die 上提供了大得多且更灵活的修复资源。
这一演进的阶段一留下了大量的硅容量未被利用。由于整体 HBM 占地面积主要由 C 晶粒堆叠决定，且大多数 sHBM 基础晶粒由无源路由组成，即使在重新定位内存控制器后，仍有大量剩余空间。这部分未使用的 B-die 区域构成了阶段二扩展功能的基础。
定制 HBM 将系统级可靠性、可用性和可服务性（RAS）功能直接引入基础晶粒——这是标准 HBM 所不具备的能力。三星集成了用于实时遥测的热、电压、工艺和老化传感器，以及片上自检机制，如片上自动测试设备（ATE）和图案发生器。这些增强措施提高了测试覆盖率和制造良率，清晰地使 cHBM 架构区别于 sHBM。
容量需求的增长速度与带宽增长相当。三星强调，上下文窗口每年增加约 30 倍，推动了对 KV 缓存内存的巨大需求。因此，长期存储和检索已成为下一代 AI 模型的关键瓶颈，推动 AI SoC 开发向更高容量而非仅带宽发展。
一种增加容量的方法是将外部存储器直接连接到基础晶粒。三星利用 B-die 的外围，通过直接集成在芯片上的专用 PHY 和控制器连接外部存储器。与传统的基于 PCIe 的扩展解决方案相比，这种配置提供了更高的带宽和更低的延迟。
三星还确定了将计算任务卸载到基础晶粒的机会。集成到 B-die 中的处理元件可以处理来自 XPU SoC 的部分工作负载，减少对晶粒间带宽的需求，并降低整体功耗和热开销。然而，有限的硅空间和这些处理元件带来的日益增加的功率密度仍是主要的工程挑战。
通过将处理元件集成到基础晶粒中，三星朝着更紧密的 2.5D 系统架构迈进。高级 HBM（aHBM）将这些嵌入式处理元件用于卸载 XPU 计算，最大限度地减少跨中介层的数据移动。三星将由此产生的能效提升描述为系统级的突破。
阶段三完全超越了中介层。三星认为，行业正转向紧密耦合的 AI 内存架构，其中在严格的功耗范围内最大化每秒令牌数定义了推理挑战。zHBM 通过 XPU 和 C 晶粒堆叠的真正三维垂直集成来解决这一需求，有效地消除了 2.5D 中介层。
zHBM 从根本上改变了 HBM 的物理架构。分布式的输入/输出接口缩短了内部数据传输距离，而真正的三维结构消除了传统的二维接口，如 HBM PHY 和 D2D 链路。这种安排专门设计以实现超低功耗。
能效是 zHBM 的主要优势。消除 SERDES 电路和数据对齐开销极大地降低了 I/O 功耗。根据三星的系统级估算，在单个封装模块中部署四个 zHBM 堆叠并与 1,200 瓦 GPU 配合使用，可在节省约 100 瓦功耗的同时带来显著的带宽提升。
实现 zHBM 依赖于两项基础技术：晶圆对晶圆键合和混合铜键合，它们实现了超高 I/O 密度。三星强调，统一的系统级芯片和 DRAM 设计与验证流程对于成功的共同架构开发至关重要。参考图表概述了晶圆对晶圆键合序列以及共同开发 DRAM C 晶粒和 XPU 的集成设计工作流程。
三星最后明确提出了一个三阶段路线图。将先进逻辑应用于基础晶粒解锁了架构灵活性，使得阶段一能够实现功能卸载和优化，阶段二扩展能力，并在阶段三通过 zHBM 收敛为真正的三维集成。这种结构化的进展——从回收 XPU 面积到最终消除中介层——正是三星定位为 HBM 基础晶粒演进的确定路径。
综上所述，这些发展展示了三星如何重新定义 HBM 基础晶粒。基础晶粒不再是被动的中介层，而是正在演变为协处理器，从根本上改变了 AI 系统中内存和逻辑的架构位置。将内存控制器——并最终包括处理元件——迁移到 HBM 中，为加速器供应商提供了新的硅基底。虽然 zHBM 尚远，但它发出了一个清晰的行业轨迹信号，即直接将计算堆叠在 DRAM 之上并完全抛弃中介层。随着连续几代 HBM 投入生产，系统架构师应密切关注这一转变。这是在 Hot Chips 2026 上的一场引人入胜的演讲。