三星正利用先进逻辑制造工艺提升HBM性能，同时开发下一代zHBM DRAM，后者将内存垂直堆叠到计算芯片上。
三星展示了一项全面愿景，旨在通过先进逻辑工艺演进 HBM 基础芯片（Base Die），以解决该架构长期存在的带宽和功耗挑战。该公司概述了一个三阶段路线图——涵盖面积回收、功能扩展直至实现完整的 3D zHBM 集成——将基础芯片转变为下一代 AI 系统的智能合作伙伴。
在 Hot Chips 会议上，三星 DRAM 设计团队的 Sangwook Han 详细阐述了这一演进过程，讨论重点集中在 HBM 基础芯片上。会议首先回顾了 HBM 架构，其包含两个核心组件：C-die（核心芯片），包含核心逻辑和 DRAM 单元；以及位于底部负责管理辅助 DRAM 操作的 B-die（基础芯片）。利用 D1a、D1b 和 D1c 等先进 DRAM 工艺，核心芯片可扩展至多达 16 层（16-Hi），并通过多个硅通孔（TSV）互连。每个 HBM 芯片在基础芯片内集成了一个 PHY，通过高速互连路径实现与计算芯片（如 GPU 和 TPU 等 XPU）的高速数据传输。
随着 AI 工作负载的持续扩大，更高的带宽仍然是推动 DRAM 和 HBM 演进的主要动力。当前的产品反映了这一需求：HBM4 每堆栈提供超过 3 TB/s 的带宽，HBM4E 正迈向 4 TB/s，而 HBM5 则将 HBM4 的带宽翻倍，并支持超过 60 GB 的容量。然而，带宽扩展面临固有的限制，主要受限于 TSV 数量、间距限制以及基础芯片内的 I/O 数量和速度限制。
先进逻辑工艺节点构成了另一个瓶颈，尽管 B-die 与 xPU 系统级芯片之间的性能差距正在缩小。利用先进节点具有显著优势。三星确认其在 HBM4 中应用了 D1c 和 4nm 工艺，目标是降低功耗并减小有源区域面积。这些优化代表了向真正的 DRAM 与先进逻辑集成迈出的第一步。
三星的一个关键焦点是定制 HBM，它探索直接在基础芯片上嵌入增值功能。虽然标准 HBM 基础芯片处理基本的数据路由和测试路径，但定制 HBM 利用先进逻辑工艺，将类似系统级芯片的功能与标准核心芯片堆栈相结合。通过将特定功能从 xPU 卸载，定制 HBM 回收了宝贵的硅片面积。它还使用基于先进逻辑节点的设备到设备（D2D）接口取代传统的 HBM PHY。这种重新设计带来了更小的占地面积、更短的信号通道、更高的能效，并为 xPU 扩展提供了额外的硅片空间。
从 HBM4 过渡到 HBM5，利用先进逻辑工艺的定制 HBM 解决方案大幅缩减了 PHY 和 D2D 接口的物理尺寸。虽然较短的通道长度提升了性能，但也引入了热热点挑战。为了缓解这一问题，三星在其定制 HBM4（cHBM4）解决方案中引入了热路径块（HPB）技术。HPB 可将峰值温度降低超过 35%，并覆盖约 50% 的 PHY 区域。
在解决散热管理问题后，下一阶段涉及将逻辑功能从 XPU 迁移到定制 HBM。由于内存控制器的热影响可控，它是主要的候选对象。此外，三星正在评估一种近内存控制器（Near-MC）“SRAM-Base”单元修复方案。该方法将未使用的基础芯片空间重新用于 SRAM 修复资源，从而在内存控制器内实现单元级故障地址解码和重定向。
在第二阶段，三星提议在剩余的基础芯片空间中集成内存扩展控制器和 PHY，以应对日益增长的容量需求。AI 应用中上下文窗口的指数级扩展引发了巨大的 KV 缓存需求， necessitating 扩展内存足迹。集成的 PHY 可以通过外部内存解决方案支持更高的容量。进一步向 cHBM 基础芯片卸载的硅片功能包括部分计算“处理单元”，这降低了 D2D 带宽需求，减少了功耗和热负荷。
这些举措最终汇聚于第三阶段：3D 集成。三星正在开发 zHBM，这是一种将 HBM 直接垂直堆叠在 XPU 上方的解决方案。这种紧密耦合的架构进一步节省了硅片面积，并消除了对 2.5D 中介层的需求。通过利用分布式 I/O，zHBM 最小化了堆栈内部的数据传输距离。3D 结构取代了传统的 2D 接口，为超低功耗系统提供了显著更高的效率。功耗降低源于优化的 I/O 架构，该架构去除了 SerDes 组件，消除了不必要的功耗开销。
与标准的 HBM4e 堆栈相比，三星声称 zHBM 解决方案将能效提高了 70%，将 DRAM 带宽增加了 230%，每个 DRAM 模块节省高达 100W 的功耗，并将 8.3% 的更多功率分配给 XPU（此处以 GPU 为例进行说明）。展示的配置特征是在单个 XPU 上方安装了四个 zHBM 堆栈。
实现 zHBM 需要先进的封装技术。三星正在积极开发晶圆对晶圆（WoW）和混合立方键合（HCB）技术，以实现超高 I/O 密度，最终促成统一的 SoC-DRAM 设计。
通过先进逻辑工艺演进 HBM 基础芯片标志着 AI 时代内存架构的一次变革性转变。将基础芯片迁移到先进节点解锁了超越传统数据路由和测试的前所未有的灵活性。三星的三阶段路线图使这一愿景得以落地实施：首先，通过定制 HBM 回收面积并卸载功能；其次，扩展容量并集成辅助控制器和处理单元；最后，通过 zHBM 实现完整的 3D 垂直集成。通过这些进步，基础芯片被定位为 XPU 的活跃、智能合作伙伴。通过掌握先进封装技术和统一的 SoC-DRAM 协同设计，三星旨在克服限制当前 AI 系统的功耗、面积和容量约束，为未来几年更高的效率、性能和可扩展性铺平道路。
关于作者：Hassan Mujtaba 是一名受过软件工程师训练的软件工程师，也是一名狂热的 PC 爱好者。他担任 Wccftech 硬件板块的高级编辑，专注于下一代 CPU 和 GPU 架构、主板及冷却解决方案的深度技术分析。凭借多年的行业经验，他的作品涵盖了新兴技术的突发新闻、广泛的实操评测以及基准测试。
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