三星在Hot Chips 2026上展示了一代更成熟的LPDDR5X-PIM存算一体解决方案。

三星在2026年Hot Chips大会上展示了LPDDR5X-PIM，推出了一种基于LPDDR5X DRAM构建、专为AI推理优化的存内处理解决方案。业界观察人士对该会议环节寄予厚望。

三星在演示开篇引用市场数据，指出内存成本在AI封装支出中的占比日益增长。高带宽存储器（HBM）现已占据AI芯片组件支出的绝大部分，从2024年第一季度的52%上升至2025年第四季度的63%，当前比例可能更高。虽然HBM能够提供AI推理所需的带宽，但其功耗较高且封装工艺复杂。三星认为，降低成本需要转向一种新的内存形态：低功耗存内处理（LP-PIM）。

该公司概述了其PIM开发的时间表，追溯了从2021年的Aquabolt-XL HBM2-PIM概念验证到2026年LPDDR5X-PIM产品化的进展，三星声称这是全球首款基于LPDDR的PIM解决方案。如需了解早期版本的背景信息，读者可参阅三星在Hot Chips 33上关于HBM2-PIM和Aquabolt-XL的报道，以及其在2023年Hot Chips大会上的“存内处理技术”演讲内容。

在架构方面，LPDDR5X-PIM在DRAM Bank中集成了16个PIM模块。这些模块具备并行MAC树和一个算术逻辑单元（ALU），能够同时处理浮点和整数计算。该规格采用JEDEC标准的561球封装，每个Rank包含16 GB容量，分布在四个Die上，旨在服务于服务器、移动设备和客户端应用。在x64配置下，运行频率为9600 Mbps时，PIM带宽达到614 GB/s——是传统DRAM接口提供的76.8 GB/s的八倍。

LPDDR5X-PIM是首款支持多精度数据类型产品的LP-PIM。用户可通过配置寄存器中的MAC精度字段选择15种组合之一。根据工作负载的不同，搭配SINT4权重的激活值可提供2.4 TOPS的性能，而FP8配置每封装可产生约1.2 TFLOPs的性能。通过地址对齐模式（Address Align Mode）保持了即插即用兼容性，该模式将DRAM地址映射到MAC指令，使芯片能够在现有DRAM控制器上运行，而无需定制硬件。

该架构支持使用预定义行和专用PIM寄存器在单Bank和多Bank PIM操作之间进行动态切换。三星指出，这种方法比上一代HBM-PIM采用的方法提供更快速、更可靠的转换。MAC执行流程始于激活写入阶段，其中16条WRPB命令将来自主机处理器的FP8激活数据广播填充到各Bank中的源寄存器文件中。接下来，权重矩阵通过PIMX_RD加载，直接从DRAM单元读取32字节的权重元素，将其分发至MAC树，并将结果聚合到单个向量寄存器文件中。随着每次MAC操作的完成，部分和存储在向量寄存器文件中，随后由PIMX_WR将数据传回DRAM Bank。这种设计解除了读写比率固定为1:1的限制。为了检索最终结果，主机切换到单Bank模式并发出顺序RD命令，最多64次读取足以服务1-kbit的向量寄存器文件。

三星利用其边缘AI加速器SoC在硅片上验证了该设计，测试了标准LPDDR5X和LPDDR5X-PIM两种配置。基准测试运行的是Llama-3.1-8B模型，上下文窗口为320个token，使用SINT8激活值、SINT4权重和SINT32输出。在这些条件下，LPDDR5X-PIM实现完成任务仅需5.4秒，而传统LPDDR5X则需要12.3秒，实现了2.28倍的加速。推理吞吐量从每秒27.0个token提升至81.3个token，提升了3.01倍，凸显了该技术的技术优势。

三星强调，软件和支持生态系统是该平台不可或缺的一部分。模拟器和数据手册可按需提供，配套的SDK包含参考工具。展望未来，LPDDR6-PIM正朝着最终确定JEDEC LP6-PIM规范迈进。实现JEDEC标准化标志着PIM从研究原型向商业可行产品过渡的关键里程碑。

在战略层面，三星将LPDDR5X-PIM定位为针对AI推理工作负载的高性价比、低功耗HBM替代方案，硅片验证证明了其显著的性能提升。然而，广泛采用可能需要锚定客户来推崇该技术，将其集成到设计中，并推动行业势头。这一转变也引入了一个战略考量：当内存供应商同时掌控存储和计算层时，他们在客户关系中将获得巨大的杠杆作用。因此，强有力的标准化对于实现二次采购（second-sourcing）和防止供应商锁定至关重要。