AMD의 향후 RDNA 5 및 UDNA GPU 아키텍처는 96, 40, 24, 12 컴퓨팅 유닛 옵션의 다양한 구성으로 출시될 수 있습니다.

AMD와 Intel 정보에 대해 정확한 기록을 가진 유출자 Kepler_L2가 Anandtech Forums에 최소 4개의 AMD RDNA 5 / UDNA SKU의 블록 다이어그램을 게시했습니다. 최상위 다이는 각각 2개의 shader engine을 가진 8개의 Shader Array를 특징으로 하며, 총 16개의 shader engine을 이루고, shader engine당 6개의 compute unit으로 총 96개의 Compute Unit을 구성합니다. 각 Shader Engine은 Graphics Command Processor, Graphics Engine, HWS, L2 cache를 포함하는 중앙 SoC 블록에 연결된 자체 RB(Render Backend) 유닛을 가집니다. 다이는 각각 32-bit의 16개 Unified Memory controller를 포함하며, 최대 512-bit의 버스 크기를 제공하고, AMD가 현재 구성을 유지한다면 최대 128MB의 Infinity Cache를 수용할 수 있습니다.

스택의 다음 변형은 4개의 Shader Array로 배열된 8개의 Shader Engine 전체에 걸쳐 40개의 Compute Unit을 특징으로 하며, Shader Engine당 5개의 CU를 가집니다. 이 구성은 6개의 memory controller를 포함하며, 192-bit 버스 인터페이스를 제공하고, 최대 48MB의 Infinity Cache를 지원할 수 있습니다. 엔트리 레벨 구성은 24개에서 12개 CU로 확장됩니다: 24 CU 다이는 engine당 6개의 compute unit과 8개의 memory controller를 가진 4개의 shader engine/array를 포함하며(16-bit 또는 32-bit), 가장 작은 다이는 총 6개의 compute unit과 4개의 memory controller를 가진 2개의 shader array만을 특징으로 합니다(64-bit 또는 16-bit). 이러한 더 작은 변형은 각각 32MB와 16MB의 Infinity Cache를 포함할 수 있습니다.

Kepler는 또한 1개의 RDNA 5 Compute Unit이 1개의 RDNA 4 WGP(Work Group Processor)와 동등하다고 지적했으며, 이는 RDNA 4 WGP가 각각 2개의 Compute Unit을 포함했기 때문에 실제 core count가 보고된 CU count의 2배가 될 것임을 의미합니다. 또한, Instinct 라인업의 CDNA 5 아키텍처는 로컬 캐시의 증대를 예정하고 있으며, CDNA 4의 32KB L0 및 160KB LDS cache에서 MI400 series의 448KB Shared L0/LDS cache로 증가합니다. 이들이 데이터센터 부품이지만, 통합 UDNA 지정은 이러한 아키텍처 개선사항이 consumer-tier chip으로 확장될 수 있음을 시사합니다.

Chiphell 포럼 회원 ZhangZhonghao의 별도 보도에 따르면, RDNA 4 라인업은 4가지 구성을 특징으로 할 수 있습니다: 매우 큰 top-tier 다이, mid-tier, small-tier, tiny-tier SKU입니다. AMD의 차세대 gaming 라인업은 Q2 2026까지 대량 생산에 진입할 것으로 예상되며, NVIDIA의 "SUPER" series 출시 및 Intel의 BMG-G31 "Big Battlemage" 라인업 출시와 일치합니다. 두 루머 모두 공식 AMD 발표를 기다리는 동안 적절한 주의를 기울여 취급해야 합니다.