AMD在Hot Chips 2026上展示了其Versal RF系列设备，集成了硬化IP模块与灵活FPGA架构。
AMD在Hot Chips 2026大会上展示了其Versal RF系列。这款自适应系统级芯片（SoC）家族旨在应对国防、测试与测量、通信以及量子控制应用中的宽带射频信号处理需求。
AMD的集成射频开发时间线始于2018年推出的Gen 1 RFSoC部件，历经2023年的DFE家族，射频带宽从4 GHz提升至7 GHz。Versal RF系列标志着从早期的Zynq平台向2025年Versal代际的重大架构飞跃。AMD声称，与上一代产品相比，新器件的数字信号处理算力提升了多达19倍，最大采样率提升了6.4倍。最新部件在模数转换器（ADC）侧实现了每秒32千兆采样（GSPS），并支持18 GHz的射频带宽，相较于Gen 3提供的5 GSPS和6 GHz有了显著增加。该家族可提供高达约每秒80万亿次操作的有效DSP算力。
处理宽带信号需要在远端边缘严格遵守尺寸、重量和功耗（SWaP）限制的同时管理海量数据。信号链将数据从RF-ADC通过第一级信道化器路由至AI Engine阵列，随后经过第二级信道化器和通用计算单元。这种架构将18 GHz的输入信号压缩至约1 MHz，以实现高效分析。
该架构集成了固化知识产权（IP）、专用处理系统和AI Engine阵列。控制任务由两个Arm Cortex-A72核心和一对Cortex-R5F处理器管理，而带宽密集型DSP功能则卸载至包括FFT/iFFT、信道化器、LDPC解码器和多相滤波器在内的固化模块。该器件支持最高32 GSPS的RF-ADC和最高16 GSPS的RF-DAC，覆盖18 GHz的射频带宽，并辅以DDR5和LPDDR5X内存以及Universal Chiplet Interconnect Express（UCIe）片间互连链路。
随着Versal平台从高带宽内存（HBM）演进至封装内LPDDR5X内存，AMD大幅增加了片上内存容量。固化IP是将原始带宽转化为可管理计算负载的主要机制。固化的FFT/iFFT模块以高达4 GSPS的速度运行，变换点数范围从8到4096点；信道化器则以高达8 GSPS的速度将宽带输入划分为多个窄带子通道。在硅片中实现这些功能而非使用软可编程逻辑，大幅提高了DSP吞吐量并降低了功耗。
Versal RF系列首发包含四款初始器件及一款支持UCIe的变体。VR1602和VR1652型号专注于宽带能力；VR1602配备十六个8 GSPS ADC，而VR1652利用四个32 GSPS ADC，在单个晶圆上实现了最高的采样密度。VR1902和VR1952变体扩展了DSP引擎数量，并包含一个多相块以增强灵活性。该家族的所有器件均采用14位数据转换器。
宽带性能源于转换器模块。RF-ADC四模块提供四个通道，每个通道为8 GSPS，分辨率为14位；RF-DAC四模块提供四个通道，速率为16 GSPS。独立的ADC模块支持高达32 GSPS。所有模块均保持直流至18 GHz的带宽。AMD报告称，来自ADC的数据聚合速率高达256 GSPS——相当于每秒4太比特——直接流入片上DSP架构。
AMD根据功能和器件层级对VR16xx和VR19xx系列的计算工作负载进行分类。在峰值信道化场景中，总DSP吞吐量达到约每秒31,104千兆次操作。由于大量计算由固化IP而非可编程架构处理，这些Versal器件日益超越传统FPGA的分类范畴。
每个固化的FFT/iFFT模块在流模式下维持4 GSPS的处理速度。VR16xx系列包含28个此类模块，而VR19xx系列包含36个。它们支持从8到4096点的2的幂次变换大小，并可动态重新配置点数和FFT方向。AMD估计，与等效的软逻辑实现相比，使用固化模块可将功耗降低约87%。
第二级信道化器充当下游滤波器组。每个模块以原生1 GSPS速率运行64抽头原型滤波器，并可配置为利用复数或实数抽头的八通道多相滤波器。VR16xx器件集成了224个此类信道化器模块，而VR19xx系列扩展至480个实例，每个实例仅消耗0.035瓦功率。
固化的低密度奇偶校验（LDPC）解码器IP针对5G和卫星通信链路进行了优化。该模块在五次解码迭代下，为5G新空口（NR）维持7.7 Gb/s的吞吐量，为DVB-S2维持4 Gb/s，为DVB-S2X维持3.7 Gb/s。值得注意的是，5G NR解码不需要任何可编程逻辑资源。AMD表示，集成四个此类解码器所提供的计算能力可与整个Virtex UltraScale+ VU13P FPGA相媲美。
多相块是VR19xx器件独有的功能。单个固化单元整合了八种不同的功能，从单通道和多通道有限脉冲响应滤波器到任意重采样器和矩阵乘法器，可通过五层可配置的软IP访问。这种设计为高级重采样和信道化架构提供了高度适应性的基础。
AI Engine阵列是宽带DSP任务的主要可编程引擎。该阵列最多拥有126个模块，每个模块配备一个运行频率超过1 GHz的超长指令字（VLIW）处理器以及集成内存，从而高效管理高吞吐量信号处理。AMD报告称，AI Engine阵列的功耗比仅使用可编程逻辑的等效实现低约20%。
对8 GSPS下的32,000点FFT进行基准测试显示了显著的效率提升：部署AI Engine与可编程逻辑相结合，使查找表利用率从超过153,000降至约8,000，延迟从48微秒降至7.5微秒，与纯可编程逻辑架构相比，动态功耗降低了多达30%。
该架构战略性地平衡了四种不同的计算范式，每种范式都在效率与灵活性之间优化权衡。固化IP和专用DSP引擎管理最高的采样率和标准化的信号处理功能。AI Engine阵列执行广谱宽带处理，而可编程架构将这些组件集成到定制的系统架构中。AMD将这种混合方法定位为在计算效率至关重要的地方部署固化IP，而在需要架构灵活性的地方使用可编程架构。
尺寸、重量和功耗优化仍是远端部署的关键优势。AMD指出，单个VR1602或VR1652提供的DSP算力相当于四块Virtex UltraScale+ VU13P FPGA，并结合了Versal AI Core VC1702的可编程逻辑和AI Engine资源，且全部容纳在紧凑的37.5 × 37.5毫米封装中。将如此高水平的硅集成整合到单个自适应SoC中，满足了空间受限平台的严格外形规格要求。
量子控制是Hot Chips 2026会议期间强调的独特目标应用。AMD正在解决量子计算系统中固有的延迟层次结构，弥合毫秒级操作（如错误解码和校正）与纳秒级任务（如脉冲生成和量子比特读出）之间的差距。在该架构中，Versal RF系列位于主机CPU/GPU计算堆栈和量子处理单元之间。
量子仪器控制套件（QICK）建立在AMD的RFSoC遗产之上。QICK与美国费米国家加速器实验室、橡树岭国家实验室和美国能源部合作开发，利用统一的单芯片CPU、FPGA和射频平台进行开源量子比特控制和读出。Versal RF系列通过提供更宽的带宽以支持扩展的读出通道复用、简化的频率规划以及通过高速以太网或PCIe Gen5接口进行的卸载能力，增强了这一框架。
VR1952的演示配置展示了多个独立宽带接收路径从单个设备运行的情况。每个天线馈源覆盖4 GHz频段，允许小型馈源阵列跨越约2至18 GHz的范围。深度信道化将各个子通道的数据速率降低至约每秒31.25兆采样，使操作员能够连续、宽频地观察频谱，而不是依赖窄调谐接收窗口。
Universal Chiplet Interconnect Express（UCIe）支持为Versal RF家族确立了清晰的扩展路径。这些器件配备了运行速度高达16 GT/s的UCIe-SP x16接口，以及UCIe-AP x64或x32链路。该架构使设计师能够通过硅中介层集成多达四个额外的芯粒。AMD预计生态系统将采用针对射频前端处理、人工智能加速和专用计算工作负载的商业和定制芯粒。
该架构是Victor在Xilinx发布Versal家族时最初阐述的战略愿景的具体体现。在AMD旗下，这些基础概念已成熟为一个连贯的平台，无缝融合了固化知识产权与高度灵活的可编程架构，展示了自适应计算设计的清晰演进。