AMD는 Hot Chips 2026에서 유연한 FPGA 파브릭과 통합된 하드닝된 IP 블록을 갖춘 Versal RF 시리즈 장치를 선보였다.

AMD는 Hot Chips 2026에서 Versal RF 시리즈를 발표합니다. 이 적응형 시스템온칩(SoC)ファミ리는 방위, 테스트 및 측정, 통신, 양자 제어 애플리케이션 전반에 걸쳐 광대역 무선 주파수(RF) 신호 처리를 목표로 합니다.

AMD의 통합 RF 개발 타임라인은 2018년에 도입된 Gen 1 RFSoC 부품부터 2023년 DFE 패밀리까지 이어지며, RF 대역폭은 4 GHz에서 7 GHz로 증가했습니다. Versal RF 시리즈는 이전 Zynq 플랫폼에서 2025년 Versal 세대로 나아가는 중요한 아키텍처 도약을 의미합니다. AMD는 새로운 장치가 이전 세대 대비 디지털 신호 처리(DSP) 연산 성능이 최대 19배, 최대 샘플링 레이트가 6.4배 향상되었다고 주장합니다. 최신 부품은 아날로그-디지털 변환기(ADC) 측면에서 초당 32기가샘플(GSPS)을 달성하며 18 GHz의 RF 대역폭을 지원하여, Gen 3가 제공하던 5 GSPS와 6 GHz보다 상당한 향상을 이루었습니다. 이 패밀리는 유효 DSP 연산 능력으로 초당 약 80테라연산(Tera-operations)을 제공합니다.

광대역 신호 처리는 막대한 데이터 볼륨을 관리하면서도 가장자리(Far Edge)에서의 엄격한 크기, 무게, 전력(SWP) 제약 조건을 준수해야 합니다. 신호 체인은 RF-ADC에서 데이터를 첫 번째 단계 채널라이저를 통해 AI Engine 어레이로 라우팅하고, 이어 두 번째 단계 채널라이저와 범용 컴퓨트로 전달됩니다. 이 아키텍처는 18 GHz 입력 신호를 효율적인 분석을 위해 약 1 MHz로 압축합니다.

이 아키텍처는 하드닝된 지적 재산(IP), 전용 처리 시스템, 그리고 AI Engine 어레이를 통합합니다. 제어 작업은 두 개의 Arm Cortex-A72 코어와 한 쌍의 Cortex-R5F 프로세서가 담당하며, 대역폭 집약적인 DSP 기능은 FFT/iFFT, 채널라이저, LDPC 디코더, 다상 필터(Poly-phase filters)를 포함한 하드닝된 블록으로 오프로드됩니다. 이 장치는 18 GHz의 RF 대역폭에서 최대 32 GSPS의 RF-ADC와 최대 16 GSPS의 RF-DAC를 지원하며, DDR5 및 LPDDR5X 메모리와 유니버설 칩렛 인터커넥트 익스프레스(UCIe) 칩-투-칩 링크가 이를 보완합니다.

Versal 플랫폼이 고대역폭 메모리(HBM)에서 패키지 내 LPDDR5X 메모리로 진화함에 따라, AMD는 온칩 메모리 용량을 크게 증가시켰습니다. 하드닝된 IP는 원시 대역폭을 관리 가능한 연산 부하로 변환하는 주요 메커니즘 역할을 합니다. 하드닝된 FFT/iFFT 블록은 최대 4 GSPS에서 동작하며 8에서 4096 포인트까지의 변환 크기를 지원하고, 채널라이저는 광대역 입력을 최대 8 GSPS 속도로 여러 개의 좁은 서브채널로 분할합니다. 이러한 기능을 소프트 프로그래머블 로직 대신 실리콘에 구현함으로써 DSP 처리량이 크게 향상되고 전력 소비가 감소합니다.

Versal RF 시리즈는 UCIe 호환 변형을 포함하여 네 가지 초기 장치와 함께 출시됩니다. VR1602와 VR1652 모델은 광대역 기능에 중점을 두며, VR1602는 16개의 8 GSPS ADC를 특징으로 하는 반면, VR1652는 단일 다이에서 최고 샘플링 밀도를 달성하기 위해 4개의 32 GSPS ADC를 활용합니다. VR1902와 VR1952 변형체는 DSP 엔진 수를 확장하고 향상된 유연성을 위한 다상 블록을 포함합니다. 패밀리 내 모든 장치는 14비트 데이터 컨버터를 사용합니다.

광대역 성능은 컨버터 타일에서 비롯됩니다. RF-ADC 쿼드 타일은 14비트 해상도로 각각 8 GSPS인 4개의 채널을 제공하고, RF-DAC 쿼드 타일은 16 GSPS의 4개 채널을 제공합니다. 독립형 ADC 타일은 최대 32 GSPS를 지원합니다. 모든 타일은 DC에서 18 GHz까지의 대역폭을 유지합니다. AMD는 ADC에서 온칩 DSP 파브릭으로 직접 유입되는 데이터 속도가 최대 256 GSPS(초당 4테라비트에 해당)라고 보고합니다.

AMD는 VR16xx 및 VR19xx 패밀리 전반에 걸쳐 계산 워크로드를 기능과 장치 등급별로 분류합니다. 피크 채널라이제이션 시나리오에서는 총 DSP 처리량이 초당 약 31,104 기가연산에 도달합니다. 상당 부분의 연산이 프로그래머블 파브릭 대신 하드닝된 IP에 의해 처리되므로, 이러한 Versal 장치는 전통적인 FPGA 분류를 점차 넘어섭니다.

각 하드닝된 FFT/iFFT 블록은 스트리밍 모드에서 4 GSPS를 유지합니다. VR16xx 시리즈에는 28개의 이러한 블록이 포함되어 있는 반면, VR19xx 시리즈에는 36개가 포함됩니다. 이들은 8에서 4096 포인트까지의 2의 거듭제곱 변환 크기를 지원하며, 포인트 크기와 FFT 방향 모두 동적으로 재구성할 수 있습니다. AMD는 하드닝된 블록을 사용하면 동일한 소프트 로직 구현 대비 전력 소비가 약 87% 감소한다고 추정합니다.

두 번째 단계 채널라이저는 다운스트림 필터 뱅크 역할을 합니다. 각 블록은 기본 1 GSPS 속도에서 64탭 프로토타입 필터를 실행하며, 복소수 또는 실수 탭을 사용하는 8채널 다상 필터로 구성할 수 있습니다. VR16xx 장치는 224개의 이러한 채널라이저 블록을 통합하는 반면, VR19xx 시리즈는 각 블록이 불과 0.035와트의 전력을 소모하면서 480개로 확장됩니다.

하드닝된 저밀도 패리티 체크(LDPC) 디코더 IP는 5G 및 위성 통신 링크에 최적화되어 있습니다. 이 블록은 8회 디코딩 반복 시 5G New Radio(NR)에서 7.7 Gb/s, DVB-S2에서 4 Gb/s, DVB-S2X에서 3.7 Gb/s의 처리량 속도를 유지합니다. 주목할 점은 5G NR 디코딩에 프로그래머블 로직 리소스가 전혀 필요하지 않다는 것입니다. AMD는 이러한 디코더 4개를 통합하면 Virtex UltraScale+ VU13P FPGA 전체와 비교할 만한 연산 능력을 제공한다고 말합니다.

다상 블록은 VR19xx 장치에만 독점적으로 제공됩니다. 단일 하드닝된 유닛은 단일 및 다채널 유한 임펄스 응답(FIR) 필터부터 임의 리샘플러 및 행렬 곱셈기에 이르기까지 8가지 서로 다른 기능을 통합하며, 5개의 구성 가능한 소프트 IP 레이어를 통해 접근할 수 있습니다. 이 설계는 고급 리샘플링 및 채널라이제이션 아키텍처를 위한 매우 적응력 있는 기반을 제공합니다.

AI Engine 어레이는 광대역 DSP 작업을 위한 주요 프로그래머블 엔진입니다. 최대 126개의 타일로 구성되어 있으며, 각 타일에는 1 GHz 이상의 속도로 작동하는 초장명령어(VLIW) 프로세서와 통합 메모리가 장착되어 있어 높은 처리량의 신호 처리를 효율적으로 관리합니다. AMD는 AI Engine 어레이가 프로그래머블 로직만 사용한 동일한 구현 대비 약 20% 적은 전력을 소비한다고 보고합니다.

초당 8 GSPS에서 32,000포인트 FFT를 벤치마킹하면 상당한 효율성 향상이 입증됩니다. AI Engines를 프로그래머블 로직과 함께 배포하면 룩업 테이블 사용률이 153,000개 이상에서 약 8,000개로 감소하고, 지연 시간이 48마이크로초에서 7.5마이크로초로 줄어들며, 순수 프로그래머블 로직 아키텍처 대비 동적 전력 소비가 최대 30% 낮아집니다.

이 아키텍처는 효율성과 유연성 간의 균형을 전략적으로 맞추는 네 가지 상이한 컴퓨팅 패러다임을 균형 있게 배치합니다. 하드닝된 IP와 전용 DSP 엔진은 최고 샘플링 레이트와 표준화된 신호 처리 기능을 관리합니다. AI Engine 어레이는 광범위한 스펙트럼의 광대역 처리를 실행하며, 프로그래머블 파브릭은 이러한 구성 요소를 사용자 정의 시스템 아키텍처로 통합합니다. AMD는 이 하이브리드 접근 방식을 연산 효율성이 최우선인 곳에는 하드닝된 IP를, 아키텍처 유연성이 필요한 곳에는 프로그래머블 파브릭을 배포하는 것으로 규정합니다.

크기, 무게, 전력 최적화는 가장자리 배포에서 여전히 중요한 장점입니다. AMD는 단일 VR1602 또는 VR1652가 37.5 × 37.5 mm의 컴팩트한 패키지에 Virtex UltraScale+ VU13P FPGA 4개에 해당하는 DSP 연산 성능과 Versal AI Core VC1702의 프로그래머블 로직 및 AI Engine 리소스를 결합하여 제공한다고 말합니다. 이렇게 높은 수준의 실리콘 통합을 단일 적응형 SoC로 통합하면 공간이 제한된 플랫폼의 엄격한 폼 팩터 요구 사항을 충족합니다.

양자 제어는 Hot Chips 2026 세션 동안 강조된 독특한 대상 애플리케이션입니다. AMD는 양자 컴퓨팅 시스템에 내재된 계층적 지연 문제를 해결하며, 오류 디코딩 및 정정과 같은 밀리초 단위 작업과 펄스 생성 및 큐비트 판독과 같은 나노초 단위 작업을 연결합니다. 이 아키텍처 내에서 Versal RF 시리즈는 호스트 CPU/GPU 컴퓨팅 스택과 양자 처리 장치(QPU) 사이에서 작동합니다.

Quantum Instrumentation Control Kit(QICK)은 AMD의 RFSoC 유산을 바탕으로 구축되었습니다. Fermi National Accelerator Laboratory, Oak Ridge National Laboratory, 미국 에너지부와의 협력을 통해 개발된 QICK은 오픈 소스 큐비트 제어 및 판독을 위한 통합 단일 칩 CPU, FPGA, 무선 플랫폼을 활용합니다. Versal RF 시리즈는 더 많은 판독 채널 멀티플렉싱을 위한 더 높은 대역폭, 단순화된 주파수 계획, 고속 이더넷 또는 PCIe Gen5 인터페이스를 통한 오프로드 기능을 제공하여 이 프레임워크를 강화합니다.

VR1952의 데모 구성은 단일 장치에서 작동하는 여러 독립적인 광대역 수신 경로를 보여줍니다. 각 안테나 피드는 4 GHz 세그먼트를 커버하므로 작은 배열의 피드로 약 2에서 18 GHz를.span할 수 있습니다. 심층 채널라이제이션은 개별 서브채널 데이터 속도를 초당 약 31.25메가샘플(MSPS)로 낮추어 운영자가 좁게 튜닝된 수신 창에 의존하는 대신 연속적이고 광대역의 스펙트럼 가시성을 확보할 수 있게 합니다.

유니버설 칩렛 인터커넥트 익스프레스(UCIe) 지원은 Versal RF 패밀리를 위한 명확한 확장 경로를 확립합니다. 이 장치들은 최대 초당 16기가트랜스퍼(GT/s)로 작동하는 UCIe-SP x16 인터페이스와 UCIe-AP x64 또는 x32 링크를 특징으로 합니다. 이 아키텍처는 설계자가 실리콘 인터포저를 통해 최대 4개의 추가 칩렛을 통합할 수 있게 합니다. AMD는 RF 프런트엔드 처리, 인공지능 가속화, 특수 컴퓨팅 워크로드를 대상으로 하는 상업용 및 맞춤형 칩렛의 생태계 채택을 예상합니다.

이 아키텍처는 Xilinx가 Versal 패밀리를 출시할 당시 Victor가 제시한 전략적 비전의 구체적인 실현입니다. AMD 하에서 이러한 기초 개념은 하드닝된 지적 재산과 매우 유연한 프로그래머블 파브릭을 원활하게 결합하는 일관된 플랫폼으로 성숙했으며, 적응형 컴퓨팅 디자인의 명확한 진화를 보여주고 있습니다.