IBM이 NanoStack 아키텍처를 사용한 1나노미터 이하 칩 기술을 발표하여 손톱 크기 공간에 1,000억 개의 트랜지스터를 달성하고 40% SRAM 밀도 향상을 이룸
IBM은 세계 최초의 1나노미터 미만 반도체 기술을 개발했다고 밝혔으며, AI 워크로드가 더 높은 컴퓨팅 성능과 에너지 효율에 대한 수요를 주도하면서 칩 스케일링을 확대하기 위해 설계된 새로운 트랜지스터 아키텍처를 공개했습니다. 3차원 "NanoStack" 아키텍처를 중심으로 구축된 이 연구 장치는 손가락 크기 정도의 칩에 거의 100억 개의 트랜지스터를 탑재합니다. IBM에 따르면, 이 설계는 이전의 2 nm 기술에 비해 최대 50% 높은 성능 또는 70% 낮은 에너지 소비를 제공할 수 있습니다.
이번 발표는 특정 공정 노드가 아니라 그 뒤의 아키텍처에 중점을 두고 있습니다. IBM 연구원들은 NanoStack이 순차적 3D 통합을 통해 트랜지스터 구조를 수직으로 적층함으로써 현재의 나노시트 트랜지스터 설계를 초월한다고 말합니다. 이 접근 방식은 추가적인 트랜지스터 밀도를 가능하게 하면서 개별 적층 층 내에서 다양한 재료 조합을 허용합니다. IBM Research의 실리콘 기술 연구 및 개발 부사장인 Huiming Bu는 "NanoStack은 하나의 혁신이 아닙니다"라고 말했습니다. "이는 실제로 또 다른 10년 동안 트랜지스터 스케일링을 지원할 수 있는 장치 플랫폼입니다."
데이터 센터 운영자들에게 장점은 단순합니다: 동일한 전력 예산에서 더 많은 컴퓨팅 성능을 얻는 것입니다. AI 클러스터가 시설 전력 요구사항을 수백 메가와트대로 밀어올리면서, 와트당 성능을 개선하는 반도체 진전은 프로세서 성능의 단순한 증가만큼 가치 있을 수 있으며, 운영자가 전력 및 냉각 인프라 증가에 맞지 않게 용량을 확장할 수 있게 합니다.
VLSI 2026에서 발표된 연구는 이 아키텍처를 사용하여 약 40% SRAM 스케일링을 입증했으며, 이는 업계에서 10년 이상 보지 못한 수준의 메모리 밀도 개선입니다. IBM 연구원들에 따르면, 이러한 추가적인 SRAM 밀도는 AI 가속기 및 고성능 컴퓨팅 시스템이 사용하는 더 큰 캐시 및 기타 고속 메모리 구조를 활성화할 수 있습니다.
이 연구는 또 다른 주요 반도체 추세인 백사이드 전력 공급과도 교차합니다. 전력과 신호를 동일한 층을 통해 라우팅하는 대신, 백사이드 전력 아키텍처는 전력 분배를 웨이퍼 뒷면으로 이동시켜 신호 경로를 위한 라우팅 리소스를 확보하고 점점 더 밀도가 높아지는 설계에서 전력 공급 문제를 해결합니다. Intel의 PowerVia 및 TSMC의 Super Power Rail과 같은 기술들은 전력 공급을 스케일링 과제로 보는 업계의 관심 증가를 반영합니다. 적층된 트랜지스터 아키텍처는 장치 밀도가 증가함에 따라 그러한 접근 방식을 더욱 중요하게 만들 수 있습니다.
IBM은 더 이상 최첨단 프로세서를 제조하지 않지만, 회사의 반도체 연구는 계속해서 더 넓은 업계에 영향을 미칩니다. Moor Insights & Strategy의 데이터 센터 기술 부사장이자 수석 분석가인 Matt Kimball은 "이 모든 것을 약간 다르게 만드는 것은 IBM이 Intel, Samsung, 또는 TSMC와 같은 제조업체가 아니라는 점입니다"라고 말했습니다. "IBM이 이 모든 훌륭한 연구를 수행하고 놀라운 돌파구를 제시하지만, 보통 Intel과 같은 회사들이 공정 기술 개발 및 제조를 통해 이 연구를 실현합니다."
3월에 IBM과 Lam Research는 나노시트, NanoStack, 백사이드 전력 공급 기술을 포함한 1 nm 미만 로직 스케일링을 위한 재료, 공정 기술 및 High-NA EUV 기법을 개발하기 위한 5년 협력을 발표했습니다. 데이터 센터 운영자들에게 의미는 노드 명칭보다는 잠재적 효율성 이득에 있습니다. Kimball은 "1 nm 돌파구는 정확히 전력/성능 향상 때문에 의미가 있습니다"라고 말했습니다.
IBM 연구원들은 이 아키텍처가 개선된 트랜지스터 효율성과 더 밀도 높은 SRAM 구조를 통해 더 큰 AI 가속기를 지원하는 데 도움이 될 수 있다고 말했습니다. IBM Research의 이사이자 IBM Fellow인 Jay Gambetta는 "스케일링을 위해 더 많은 SRAM을 사용하는 AI 칩의 많은 예들이 있습니다"라고 말했습니다. Bu는 "모두가 더 높은 성능을 요구하지만, 전력 비용을 지불하고 싶어 하는 사람은 없습니다"라고 말했습니다. "이 새로운 혁신은 전력을 줄이면서 더 높은 성능을 제공할 것입니다."
그러나 상당한 장애물이 남아 있습니다. 연구 시연에서 대량 제조로 이행하는 것은 어렵고, 반도체 업계는 여전히 1세대 게이트올어라운드 나노시트 기술을 확대하고 있습니다. 순차적 3D 트랜지스터 적층은 열 관리, 정렬 정밀도, 층간 절연 및 상호 연결 스케일링에서 추가적인 과제를 야기합니다. Kimball은 "유일한 반발은 반도체 분야에서 5년이 NVIDIA, Intel, AMD 및 기타 회사들의 잠재적으로 5개의 설계 사이클에 해당한다는 점입니다"라고 지적했습니다.
업계는 또한 나노미터 지정을 트랜지스터 치수의 직접적인 측정으로 사용하는 것에서 벗어났습니다. 현대의 공정 노드는 점점 더 특정 물리적 특성 크기보다는 예상되는 성능, 전력 효율 및 트랜지스터 밀도의 약자 역할을 합니다. Kimball은 "이러한 노드 축소에서 성능과 전력에 집중하고, 이들이 얼마나 선진적인지 파악하기 위해 트랜지스터 밀도에 더 집중하십시오"라고 말했습니다. "2 nm, 1 nm 등의 용어를 사용하는 것은 정말로 공정 노드 세대의 성능을 이해하는 유일한 방법입니다. 1.1 nm 대 0.9 nm, 또는 0.9 nm과 0.7 nm 사이의 차이에 집착하는 것은 실제로 문자 그대로 털을 쪼개는 것과 거의 같습니다."
NanoStack이 향후 10년 내에 데이터 센터 운영자에게 영향을 미칠 것인지에 대한 질문을 받자, IBM 경영진들은 이 기술이 업계 전반에 걸쳐 주류 반도체 기술이 될 것으로 예상한다고 말했습니다. Bu는 "10년 내에, 이것은 우리가 발명하고 업계가 변환하도록 도운 또 다른 주류가 될 것입니다"라고 말했습니다.