IBM宣布采用NanoStack架构的亚1纳米芯片技术，在指甲大小空间实现1000亿晶体管集成，SRAM密度提升40%

IBM开发了其所谓的全球首个亚1纳米半导体技术，推出了一种新型晶体管架构，旨在延续芯片缩放进程，以应对人工智能工作负荷对更强算力和能效的驱动需求。这款研发器件采用三维"NanoStack"架构，在约指甲大小的芯片上集成了近1000亿个晶体管。根据IBM的说法，相比其早期2纳米技术，该设计可提供高达50%的性能提升或70%的能耗降低。

该公告的重点不在于特定工艺节点，而在于其背后的架构。IBM研究人员表示，NanoStack超越了当今的纳米片晶体管设计，通过顺序3D集成垂直堆叠晶体管结构。这种方法在实现更高晶体管密度的同时，允许在单个堆叠层内采用不同的材料组合。IBM研究硅技术研发副总裁胡慧明(Huiming Bu)表示："NanoStack不是单一的创新。它实际上是一个器件平台，可以支持晶体管缩放再持续十年。"

对于数据中心运营商而言，其吸引力直截了当：在相同功率预算内获得更多算力。随着AI集群将设施功率需求推升至数百兆瓦范围，提升功耗性能比的半导体进展与原始处理器性能的增长同样宝贵，使运营商能够在无需匹配增加电源和冷却基础设施的情况下扩展容量。

在VLSI 2026大会上展示的研究表明，采用该架构可实现约40%的SRAM缩放——这是业界十多年来未见的内存密度改进水平。根据IBM研究人员的说法，这种额外的SRAM密度可支持AI加速器和高性能计算系统所采用的更大缓存和其他高速存储结构。

这项工作也与另一重大半导体趋势相交叉：背面供电(backside power delivery)。背面供电架构不是通过相同层路由电源和信号，而是将电源分配转移到晶圆背面，为信号路径释放布线资源，并解决日益密集设计中的电源传输挑战。英特尔的PowerVia和台积电的超级电源导轨(Super Power Rail)等技术反映了业界日益关注电源传输作为缩放挑战的焦点。随着器件密度增加，堆叠晶体管架构可能使这些方法变得更加重要。

虽然IBM不再制造尖端处理器，但该公司的半导体研究继续影响整个行业。Moor Insights & Strategy数据中心技术副总裁兼首席分析师马特·金博尔(Matt Kimball)表示："这个有点不同之处在于，IBM不像英特尔、三星或台积电那样是制造商。虽然IBM进行了大量出色研究并取得了惊人突破，但通常是英特尔等公司通过工艺技术开发和制造将这项研究付诸实践。"

3月，IBM与Lam Research宣布了一项为期五年的合作协议，开发用于亚1纳米逻辑缩放的材料、工艺技术和高数值孔径EUV(High-NA EUV)工艺，涵盖纳米片、NanoStack和背面供电技术。对于数据中心运营商而言，其意义更多在于潜在的效率收益，而非工艺节点的标称。金博尔表示："1纳米突破之所以意义重大，正是因为功耗/性能的提升。"

IBM研究人员称，该架构可通过改进的晶体管效率和更密集的SRAM结构来支持更大的AI加速器。IBM研究副总裁兼IBM院士杰伊·甘贝塔(Jay Gambetta)表示："有很多AI芯片的例子在使用更多SRAM来扩展。"胡慧明说："每个人都要求更高的性能，但没人想为功耗买单。这项新创新将提供更高的性能同时降低功耗。"

然而，仍存在重大障碍。从研发演示转向量产制造颇具挑战性，半导体行业仍在推进第一代栅极环绕式纳米片(gate-all-around nanosheet)技术。顺序3D晶体管堆叠在热管理、对准精度、层间隔离和互连缩放方面引入了额外挑战。金博尔指出："唯一的阻力在于，半导体领域的五年已经可能相当于NVIDIA、英特尔、AMD等厂商的五个设计周期。"

业界也已摒弃使用纳米工艺节点作为晶体管尺寸的直接测量。现代工艺节点日益被用作预期性能、功耗效率和晶体管密度的简称，而非特定的物理特征尺寸。金博尔说："要关注这些工艺节点缩小中的性能和功耗，更要关注晶体管密度以了解工艺的先进程度。使用2纳米、1纳米等术语实际上是我们理解工艺节点代数性能的唯一方式。为1.1纳米对0.9纳米，或0.9纳米对0.7纳米的差异斤斤计较——实际上非常接近于字面上的斤斤计较了。"

当被问及NanoStack是否会在未来十年内影响数据中心运营商时，IBM高管表示他们期待该技术成为整个行业的主流半导体技术。胡慧明说："在未来十年内，这将成为我们所发明并帮助行业转型的另一项主流技术。"