화웨이가 최첨단 AI 가속기에 대한 미국 수출 규제를 우회하는 반도체 설계 발전 방안을 공개했다.

글로벌 반도체 기업들이 소형화의 물리적 한계에 다가서면서, 화웨이 테크놀로지(Huawei Technologies)는 트랜지스터를 계속 축소하는 대신 시스템 구성 요소 간 전송 속도를 향상시키는 대체 경로를 추구하고 있다. 업계 전문가들은 이 접근 방식을 중국 내 반도체, 메모리, AI, 시스템 통합 분야에서 형성되고 있는 체계적이고 재현 가능한 혁신 전략으로 보고 있다.

화웨이의 수석 반도체 과학자 리아오 헝(Liao Heng)은 최근 인터뷰에서 수십 년간의 트랜지스터 축소가 거의 물리적 극한에 도달했으며, 현재 트랜지스터가 원자 규모에 근접하고 있다고 지적했다. 서방 기업들이 다년간의 로드맵을 통해 가능해진 ASML의 첨단 리소그래피 장비에 의존하는 반면, 화웨이는 미국 수출 통제로 인해 이러한 장비에 접근할 수 없었기 때문에 더 창의적인 접근 방식을 추구해 왔다.

화웨이의 해결책은 5월에 제안된 '타우 스케일링 법칙(Tau Scaling Law)'으로, 칩 차원의 축소에 초점을 맞추는 대신 시스템 구성 요소 간 전송 속도 향상에 중점을 둔다. 회사는 9월 논직 폴딩(LogicFolding) 기술을 활용하여 이 프레임워크에 따라 설계된 첫 스마트폰 칩을 공개할 계획이다. 리아오는 업계 연구 기관들이 올해 말 이 칩을 분석하여 화웨이의 대체 접근 방식이 경쟁사와의 격차를 어떻게 좁히는지에 대한 명확성을 제공할 것이라고 말했다.

리아오는 AI 가치 사슬을 설명하기 위해 '18층 탑' 프레임워크를 제안하며, 이를 엔비디아(Nvidia) CEO 젠슨 황(Jensen Huang)의 5층 케이크 모델보다 포괄적이라고 위치지었다. 황의 모델은 에너지, 칩, 컴퓨팅 인프라, 클라우드/AI 모델, 애플리케이션이라는 다섯 가지 계층으로 AI 산업을 구분하며, 애플리케이션 계층에서의 수익으로 이어지는 가치 흐름을 보여주는 상향식 비즈니스 프레임워크이다.

리아오의 18층 탑은 이론, 에너지, 원자재와 같은 기초 요소부터 실리콘 및 트랜지스터 설계; 웨이퍼 제조, 리소그래피 및 장비; 고급 패키징; 칩 아키텍처 및 런타임 환경; 양자화; 그리고 최종적으로 AI 훈련 방법, 파운데이션 모델, 에이전트, 제품 및 상업적 애플리케이션에 이르기까지 전체 반도체 가치 사슬을 아우르는 하향식 엔지니어링 프레임워크로 작동한다.

중요하게도 리아오는 산업의 성능 한계가 지리적 위치에 따라 다양하게 나타나는 이 사슬에서 가장 약한 고리에 의해 결정된다고 강조했다. 상하이 자오퉁 대학교(School of Integrated Circuits at Shanghai Jiao Tong University)의 주젠준(Zhou Jianjun) 교수는 전략적 함의를 다음과 같이 지적했다: 화웨이는 트랜지스터의 추가 소형화가 아닌 시스템 수준 최적화를 통해 성능 개선을 모색하고 있다.

정보소비연맹(Information Consumption Alliance)의 총책임자 샹리그앙(Xiang Ligang)은 두 프레임워크를 대조했다. 황의 모델은 AI를 계층별로 하나씩 장악해야 할 시장 기회로 규정하는 반면, 리아오의 탑은 단일 계층을 고립되어 최적화될 수 없는 통합된 엔지니어링 과제로서 AI를 규정한다. 화웨이에게 이러한 종합적인 시각은 실질적인 효력을 발휘하며, 개별 칩 하드웨어의 단점을 보완하기 위해 시스템 클러스터의 이점을 활용하는 교차 계층 협력에서 돌파구를 찾고 있다.

국제데이터코프(International Data Corp)의 최신 보고서에 따르면, 미국의 수출 통제 조치로 인해 중국의 AI 가속기 시장은 2025년에 급격히 변화했다. 화웨이를 선두로 하는 국내 중국 공급업체들이 결합된 시장 점유율 41%를 차지한 반면, 엔비디아의 점유율은 독점적 수준에서 55%로 하락했다.