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Micron outlined a DRAM and NAND roadmap covering 3D NAND, High-NA EUV, new materials, and custom memory types that it expects to go mainstream as AI developers hit the limits of current memory. Wait, I need to correct my output: the above is the source text, not a translation. Here is the translation: 마이크론은 3D NAND, High-NA EUV, 신소재, 그리고 AI 개발자들이 현재 메모리의 한계에 부딪히면서 주류가 될 것으로 예상하는 맞춤형 메모리 유형을 아우르는 DRAM 및 NAND 로드맵을 제시했다.

DRAM 및 NAND 계층에서 맞춤형 메모리에 대한 수요가 확대되면서, HBM과 AI 메모리 아키텍처가 다변화될 것으로 보인다. 이에 따라 메모리 공급망 전반에서 공급업체의 협상력과 가격 결정력도 변화할 전망이다.

업계 전문지Slicast · 2026년 11월 4일 14:00 UTC · 글로벌 · 출처: Tom's Hardware

중요도 50

지난달 Micron은 향후 수년간의 DRAM 및 NAND 메모리 로드맵을 공개했습니다. 이 계획에는 웨이퍼 본딩, 더 작은 NAND 셀을 가능하게 하는 신소재, High-NA EUV 리소그래피, 그리고 3D DRAM을 향한 진전이 포함됩니다. 이 기사에서 가장 주목할 만한 부분은 AI 개발자들이 자사 프로세서 아키텍처와 워크로드에 최적화된 메모리와 스토리지를 점점 더 많이 요구함에 따라 Micron이 맞춤형 DRAM 및 NAND 제품 포트폴리오를 확대할 계획이라는 점일 것입니다.

"DRAM은 현재 원자 한계에 가까워지고 있습니다. 몇 세대의 플래너 공정에 대해서는 확신하지만, 비용과 성능 측면에서 최적의 시점에 3D DRAM을 도입하는 것에 매우 집중하고 있습니다." Micron의 사장이자 최고기술제품책임자인 Scott DeBoer가 이달 초 회사 행사에서 한 말입니다. "[3D NAND와 관련해서는] 셀 구조를 고밀도화하는 신소재에 정말 집중하고 있으며, 앞으로도 XYZ 스케일링에 계속 집중할 것입니다."

**DRAM: 4F² 셀 폐기, High-NA EUV 리소그래피, 신소재, 3D DRAM으로 미래 스케일링 구현**

놀랍게도 Micron은 CXMT, Samsung, SK hynix와 달리 4F² 메모리 셀을 사용하는 DRAM 생산 계획을 포기했습니다. 회사는 현재 노드를 넘어서는 실현 가능한 스케일링 경로가 없다는 점을 이유로 들었습니다. 대신 Micron의 향후 몇 년간 로드맵에는 웨이퍼 본딩, High-NA EUV 리소그래피, 신소재, 그리고 궁극적으로 3D DRAM이 포함됩니다. 회사는 2027년 하반기에 차세대 1δ 메모리의 양산을 시작할 계획이며, 이후의 1ε, ζÅ, ηÅ 기술은 각각 다른 개발 단계에 있습니다. 이와 함께 Micron은 결국 기존 플래너 메모리를 대체할 수 있는 두 세대의 3D DRAM을 개발하고 있습니다.

Micron의 현재 1γ(1-gamma) DRAM 공정은 대량 생산(HVM) 중이며, 회사의 첫 EUV 리소그래피 사용 DRAM 노드입니다. 이전에는 Micron이 DUV 리소그래피를 이용한 멀티패터닝에 의존했으며, 중요 레이어에 EUV를 사용한 Samsung 및 SK hynix와 경쟁력을 유지해 왔습니다.

Micron의 차세대 1δ(1-delta) 공정은 수율 램프업 단계에 있으며, 2027년 하반기 양산 진입이 예정되어 있습니다. 회사는 이 기술이 1γ 대비 비트 밀도를 20%대 중반 수준으로 높일 것으로 예상합니다. 첨단 하이-k 메탈 게이트(HKMG) CMOS, 신소재, 옹스트롬 수준의 공정 제어, 그리고 장비 지능화를 통해 성능, 전력 효율, 수율, 그리고 궁극적으로 비용이 개선될 것으로 기대됩니다.

Micron은 1δ DRAM을 미국에서 생산할 계획이며, 이 기술을 차세대 DDR, LPDDR, 그래픽 메모리, HBM5, 수직형 HBM(vHBM), 수직형 Edge Inference Memory(vEIM) 제품에 활용할 예정입니다. HBM5, vHBM5, vEIM 제품을 지원하기 위해 이 노드에는 실리콘 관통 비아(TSV) 및 열 성능을 개선하는 기타 요소도 포함될 것입니다.

이후의 1ε(1-epsilon) 공정은 웨이퍼 본딩에 의존할 것이며, 이를 통해 Micron은 서로 다른 구조를 별도의 웨이퍼에서 생산한 뒤 이를 접합할 수 있습니다. 이 방식은 메모리 설계와 제조의 유연성을 높일 수 있습니다. 다만 Micron은 아직 웨이퍼 본딩 계획, 접합할 구조, 그리고 이 기술이 밀도, 성능, 전력 소비에서 어떤 개선을 가져올지 공개하지 않았습니다. 이 공정은 아직 개발 중이며, 양산 일정도 발표되지 않았습니다.

Micron의 ζÅ(zeta-angstrom) 노드는 초기 개발 단계에 있으며, 메모리 제조에 High-NA EUV 리소그래피를 도입하여 임계 치수를 더욱 줄일 수 있게 할 것입니다. 회사는 몇 개의 레이어에 High-NA 리소그래피가 필요한지, 예상 밀도 개선 폭, 양산 시점을 밝히지 않았습니다. 다만 이 노드는 Samsung과 SK hynix가 DRAM 팹에 High-NA EUV를 도입한 뒤(2028년 계획) 몇 년이 지나, 적어도 2030년 이후에야 나올 것으로 분명히 예상됩니다.

ηÅ(eta-angstrom) 공정은 Micron이 공개한 플래너 DRAM 로드맵에서 가장 먼 세대이며, 현재 경로 탐색(pathfinding) 단계에 있습니다. Micron이 DRAM 생산 흐름에 High-NA EUV 리소그래피를 도입한 이후, 회사는 다른 스케일링 방법에 의존할 계획입니다. Micron은 신소재를 언급했지만, 이를 구체적으로 밝히지 않았고 소자 구조에 어떤 영향을 미칠지도 설명하지 않았습니다. 여기에는 더 작은 트랜지스터와 커패시터, 그리고 궁극적으로 더 높은 DRAM 셀 밀도를 가능하게 할 새로운 포토레지스트, 증착 전구체, 유전체 또는 도전성 소재가 포함될 수 있습니다.

어쨌든 Micron의 로드맵은 6F² 셀 기반 DRAM의 지속적인 개발에 초점을 맞추고 있으며, 이는 CXMT, Samsung, SK hynix의 계획과 다릅니다.

**3D1 및 3D2: 3D DRAM으로의 전환이 임박**

기존 DRAM 개발과 병행하여 Micron은 현재 3D1과 3D2라고 불리는 두 세대의 3D DRAM을 개발하고 있습니다. 주로 더 작은 메모리 셀에 의존해 비트 밀도를 높이는 플래너 DRAM과 달리, 3D DRAM은 수직 방향을 활용하여 주어진 면적에 더 많은 메모리 셀을 집적합니다. Micron은 이 기술이 제조 비용과 성능 측면에서 기존 DRAM과 경쟁력을 갖추게 되면 도입할 계획입니다. 회사는 아키텍처, 레이어 수, 밀도 목표를 공개하지 않았습니다.

Micron은 2030년까지의 미래 메모리 아키텍처를 개략적으로 제시했지만, DRAM 제조 로드맵에서 확정된 생산 시기는 2027년 하반기 대량 생산에 들어갈 예정인 1δ 공정에 대해서만 제시되어 있습니다. 회사는 이후의 플래너 DRAM 노드나 두 세대의 3D DRAM 모두에 대한 생산 일정을 공개하지 않았습니다.

**맞춤형 HBM과 수직형 메모리 아키텍처**

기존 DRAM 외에도 Micron은 HBM4E, HBM5, HBM5E 및 새로운 수직 통합 메모리 아키텍처를 위해 향후 제조 기술을 활용할 계획입니다. HBM4E부터 회사는 표준 HBM 제품과 맞춤형 HBM 제품을 모두 제공할 예정이며, 이후 맞춤형 HBM5E, vHBM, vEIM이 이어질 것입니다. 이들은 함께 대량 생산 제품에서 맞춤형 메모리가 복귀함을 의미합니다.

맞춤형 HBM4E(cHBM4E)는 Micron의 고객이 메모리 I/O 폭을 줄이고/또는 메모리의 베이스 다이에 추가 로직을 통합할 수 있게 해줍니다. 이를 통해 연산을 위한 귀중한 다이 면적을 확보하고, 특정 AI 가속기에 맞춰 성능과 전력 소비를 최적화할 수 있습니다. DeBoer에 따르면, 이러한 기능 중 일부는 원래 ASIC 자체에 있을 것이므로, 이를 메모리 가까이로 옮기면 전체 시스템 효율이 향상될 것입니다.

"베이스 다이를 공동 설계할 때, 그 베이스 다이에 넣고자 하는 특정 로직 요소들은 어차피 GPU 회로에서 메모리에 더 가까이 두기 위해 베이스 다이로 옮겨지는 부분입니다." DeBoer가 말했습니다. "더 합리적인 기능을 베이스 다이로 옮기는 일은 수직형 HBM 시점에서도 여전히 현실이 될 것입니다."

이러한 기능을 지원하기 위해 Micron은 표준 및 맞춤형 HBM 제품 모두의 베이스 다이에 첨단 파운드리 공정 기술을 사용할 계획이지만, 구체적인 노드는 공개하지 않았습니다. 맞춤형 설계의 경우 회사는 고객 요구사항을 충족하는 가장 비용 효율적인 공정을 선택할 것입니다. 예를 들어 Micron은 HBM4E가 성능 및 전력 목표를 달성하기 위해 더 첨단의 CMOS 기술을 필요로 할 것으로 예상합니다.

더 먼 미래에는 Micron이 수직형 HBM(vHBM)을 도입할 계획입니다. 이 방식은 인터포저 위에서 옆에 배치하는 대신, 메모리를 ASIC과 CPU 바로 위에 적층합니다. 이 아키텍처는 조밀한 수직 연결 덕분에 대폭 높은 대역폭을 약속하며, 인접 배치로 인해 지연 시간도 크게 줄어듭니다. 그러나 전력 공급과 방열에 상당한 과제를 안겨줍니다. 이를 해결하기 위해 Micron은 첨단 상호 연결을 위한 하이브리드 본딩, 통합 히트 스프레더, 열을 고려한 설계를 사용할 계획입니다. 흥미롭게도 회사는 일부 설계에서 기존 HBM과 vHBM이 공존할 것으로 예상하며, vHBM은 최대 대역폭을, 기존 HBM은 용량 요구사항을 담당하게 됩니다.

개발 중인 또 다른 기술은 수직형 Edge Inference Memory(vEIM)입니다. 이 기술은 HBM과 많은 패키징 및 집적 기술을 공유하지만, 최대 대역폭보다 전력 효율을 우선시하는 응용 분야를 겨냥합니다. Micron의 1세대 vEIM은 전송 데이터 비트당 1피코줄 미만의 에너지를 소비하면서 HBM4와 유사한 2TB/s의 대역폭을 제공하는 것을 목표로 합니다.

두 아키텍처 모두 메모리, 로직, 패키징 및 열 특성을 특정 응용 분야에 맞게 최적화하기 위해 고객과의 긴밀한 협력이 필요하므로, Micron은 vHBM과 vEIM의 성공을 위해 고객과 함께 일해야 합니다. 고객 맞춤형 개발은 HBM과 EIM을 넘어서도 이루어지고 있습니다. 예를 들어 회사는 주로 신뢰성, 서비스 가능성, 가용성이 요구되는 데이터센터 응용을 위해 Meta와 협력하여 LPDDR6를 최적화하고 있습니다. Micron은 LPDDR6가 LPDDR5 대비 소비 전력을 약 35% 줄일 것으로 예상하며, 이는 고밀도 메모리 배치에서 매우 중요할 것입니다. 회사는 또한 DDR5 대역폭의 두 배를 목표로 하는 DDR6를 주요 고객들과 협력하여 개발할 계획이며, 이를 통해 그들의 요구를 더 잘 이해하고 충족하고자 합니다.

DeBoer는 Micron이 제품 정의의 가장 초기 단계부터 공동 설계, 개발, 검증, 대량 생산에 이르기까지 고객과 협력하고 있다고 강조했습니다. 이 임원에 따르면, 이 방식은 회사가 과거 고객과 일했던 방식과 크게 다릅니다.

"AI 공동 발명 기회 전반에 걸쳐 우리는 함께 상상하고, 함께 설계하고, 함께 개발하고, 함께 검증한 뒤, 대규모로 전달하고 있습니다." DeBoer가 말했습니다. "이 기회는 정말 독특합니다. 3~4년 전 우리가 고객과 상호작용하던 방식과는 매우 다릅니다."

**첨단 CMOS: 10배 이상의 성능 향상**

DRAM 셀을 축소하고 수직형 메모리 아키텍처를 개발하는 것 외에도, Micron은 주변 회로를 위한 첨단 CMOS 기술을 개발하고 있습니다. 로드맵에는 하이-k 메탈 게이트 트랜지스터를 갖춘 여러 세대의 DRAM CMOS 로직과, 그 뒤를 잇는 1세대 및 2세대 3D CMOS 기술이 포함됩니다.

Micron은 이러한 발전으로 2020년부터 2030년까지 CMOS 로직 성능이 10배 이상 향상될 것으로 예상하며, 이는 AI 중심 메모리 제품이 요구하는 점점 커지는 대역폭 및 전력 요구에 회사가 대응하는 데 도움이 될 것입니다.

**3D NAND: 차세대 400단 3D NAND에서 AI 지향 NAND까지**

Micron의 행사는 주로 DRAM의 미래에 초점을 맞추었지만, 회사는 다가오는 NAND 혁신에 대한 세부 사항도 공유했습니다. 여기에는 400단의 11세대 3D NAND, G11 이후의 3D NAND, 그리고 높은 대역폭 또는 높은 IOPS를 제공하는 AI 지향 NAND 메모리가 포함됩니다.

Micron의 차세대 G11(N170) 3D NAND는 현재의 G9(N160) 공정에서 상당히 벗어난 것입니다. 회사는 활성 메모리 레이어 수를 276단에서 400단 이상으로 늘리고, 웨이퍼 온 웨이퍼 본딩을 도입하며, 업계 최고 수준의 메모리 셀 피치를 구현할 계획입니다.

이러한 개선으로 G11 3D NAND의 비트 밀도는 G9 대비 두 배가 될 것으로 예상되며, 3D TLC 소자 기준으로 21Gb/mm²에서 42Gb/mm²로 증가할 것으로 추정됩니다. 이는 기술이 성숙한 수율에 도달하면 비트당 제조 비용을 크게 낮출 것입니다.

G11은 또한 G9 대비 I/O 속도 50% 향상을 목표로 하며, 이는 약 5,400MT/s의 전송 속도를 시사합니다.

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