TSMC, CoPoS 패키징 도입 가속화하여 CoWoS 대체, 유리 기판으로 비용 30% 절감 및 웨이퍼 활용률 90% 초과
TSMC는 증가하는 컴퓨팅 수요에 대응하기 위해 CoWoS를 대체할 CoPoS (panel-level) 패키징 기술을 적극 추진 중이며, 글래스 기반 칩 기판이 핵심 초점이 되고 있습니다.
증가하는 인공지능 및 컴퓨팅 수요는 차세대 패키징 기술을 요구하고 있습니다. Intel과 TSMC는 이 목표를 적극 추진 중이며, 글래스 기반 칩 기판이 향후 개발 로드맵의 중요한 구성 요소가 되고 있습니다.
Taiwan Business Times의 최근 보도에 따르면, TSMC는 이제 CoWoS (Chip-on-Wafer-on-Substrate) 패키징을 대체할 CoPoS (Chip-on-Panel-on-Substrate) 패키징 기술로의 전환을 적극 추진 중입니다. 이 목표를 달성하기 위해 글래스 기반 칩 기판이 핵심적인 역할을 하고 있으며, 이것이 대만 반도체 제조업체가 이 기술의 개발 및 대량 생산 일정을 앞당긴 이유입니다.
TSMC는 CoPoS를 적극 추진하고 생태계 개발을 가속화하고 있습니다. CoWoS의 기존 물리적 제한을 극복하기 위해 글래스 기반 칩 기판으로 생산 수율을 높이는 능력이 핵심 요소입니다. 대만 제조업체는 글래스 기반 칩 기판 및 CoPoS 공정 설비를 위한 중요 기술을 적극 개발하고 있으며, AI 칩의 고급 패키징 분야에서 선두를 목표로 하고 있습니다.
CoPoS의 CoWoS 대비 장점은 충분히 문서화되어 있습니다. 더 큰 정사각형 또는 직사각형 웨이퍼(또는 패널)로의 전환은 CoWoS의 원형 웨이퍼 설계에 비해 더 많은 칩과 메모리 모듈을 생산합니다.
표준 CoWoS 웨이퍼 크기는 약 300밀리미터이며, CoPoS 웨이퍼는 750×620밀리미터에 도달할 수 있습니다(TSMC는 이전에 공개한 대로 310×310 및 515×510밀리미터 패널 레벨 웨이퍼도 도입할 예정입니다). 이는 더 큰 컴퓨팅 칩을 가능하게 할 뿐만 아니라 더 높은 수율(개선된 웨이퍼/칩 활용률)을 제공하며, 단위 면적당 비용이 20-30% 감소합니다.
고급 패키징 솔루션과 결합된 패널 레벨 패키징은 대규모 다중 칩 통합을 가능하게 합니다. 비용 관점에서 실리콘이 글래스로 대체되어 높은 수율과 비용 효율적인 생산을 보장합니다. TSMC의 첫 번째 CoPoS 파일럿 생산 라인이 구축되었으며, 대만 전문가들은 글래스 기반 칩 기판을 활용한 CoPoS가 차세대 고급 칩의 수급 격차를 해소하기 위해 중요하다고 밝혔습니다.
TSMC의 차세대 고급 패키징 CoPoS에 관한 주요 포인트(공개 가능한 기술 세부사항 제외): 1. CoPoS는 2028년 하반기에 대량 생산에 진입할 것으로 예상됩니다. 설계 목표는 초대형 패키지(9.5배 포토리소그래피 레티클 크기 클래스 초과)의 경제성을 개선하는 것입니다…
TSMC는 내년 CoPoS 웨이퍼 대량 생산을 시작할 계획이며, 2027년 파일럿 생산을 시작하고 2028년 대량 생산을 목표로 합니다. 글래스 기반 칩 기판을 활용한 CoPoS의 일정은 2030년 이후로 설정되어 있습니다. TSMC의 Arizona 시설은 2029-2030년 CoPoS 생산에서 중요한 역할을 할 것으로 예상됩니다.
TSMC의 글래스 기반 칩 기판 슬라이드 분석: 6월 11일, 일본의 JPCA Show 2026 전시회에서 TSMC는 "AI 발전에 필수적인 고급 패키징 기술"이라는 제목의 약 40장의 슬라이드로 구성된 프레젠테이션을 진행했습니다. 프레젠테이션의 한 슬라이드는 다음과 같은 제목이었습니다…pic.twitter.com/QegDEOM6Nd
한편, TSMC는 또한 CoWoS에 글래스 기반 기판 기술을 활용할 계획이며, 이는 현재 개발 중인 기술로 비용 감소 및 칩 활용률 향상을 포함한 다양한 개선을 제공합니다. TSMC는 일본의 Ibiden과 대만의 Innolux와 협력하여 글래스 기반 칩 기판 기술을 개발하고 있으며, 두 개의 ABF 층 사이에 글래스 코어가 샌드위치된 3층 설계를 활용하고 있습니다.
CoPoS는 패널 레벨 패키징을 채용하여 원형을 정사각형 구성으로 변환하며, 이는 전통적인 12인치 원형 웨이퍼의 재료 활용을 70% 이하에서 90% 이상으로 대폭 증가시킬 수 있으며, 2028년 이후 초대형 AI 칩에 대한 최대 포토마스크 크기 제약으로 인한 기하학적 낭비 및 비용 상승 문제를 해결합니다.
이러한 일정은 Intel과 그 파트너들이 이미 언급한 내용과 일치합니다. Ampere Computing의 경영진들은 Intel의 글래스 기판 기술이 3년 내에 상용화될 준비가 될 것이라고 밝혔으며, 공동 패키징 광학이 특징인 고급 패널 레벨 솔루션은 이미 시연되었습니다. Intel은 Rio Rancho 시설을 이러한 글래스 기반 칩 기판 패키징 기술 생산의 "보석(crown jewel)"으로 만들 계획입니다.
TSMC와 Intel은 향후 글래스 기반 칩 기판 분야의 두 주요 플레이어가 될 것입니다. Intel의 파운드리 비즈니스 성공과 EMIB와 같은 고급 패키징 솔루션은 이미 주요 고객들로부터 강한 인정을 받았으며, 글래스 기반 칩 기판 분야에서의 가속화된 진전으로 회사는 파운드리 비즈니스의 중요한 참여자가 될 것입니다.
한편, 보도에 따르면 AMD는 TSMC의 주요 고객이 될 것이며, 클라이언트 중심 Zen 7 제품군을 위해 FOPLP (Fan-Out Panel-Level Packaging) 기술과 1.4nm 공정을 채택할 것입니다. FOPLP와 CoPoS의 응용은 클라이언트 응용을 넘어 AI 및 컴퓨팅 중심 데이터센터 시장에서 더 큰 역할을 할 것입니다.