인텔은 핫 칩스 2026에서 최대 소켓당 256개의 코어를 탑재한 2027년형 인텔 제온 서버 CPU인 다이아몬드 래피즈를 공개했다.
인텔은 핫 칩스 2026(Hot Chips 2026) 첫날 차세대 제온(Xeon) 서버 플랫폼인 다이아몬드 래피즈(Diamond Rapids)를 공개했다. 제온 6 “그라니트 래피즈(Granite Rapids)”의 후속 제품으로서 다이아몬드 래피즈는 인텔의 데이터센터 로드맵에서 핵심적인 역할을 한다. 현재 제온 7 “다이아몬드 래피즈” 시리즈로 명명된 이 플랫폼은 올해 초 조정된 일정으로 인해 2027년 출시로 일정이 재조정되었다. 특히 256코어 구성은 매우 최근에 로드맵에 통합되었다. 향후 전망으로, 인텔의 차세대 코랄 래피즈(Coral Rapids)는 여전히 방대한 제품군이며 핫 칩스 2027에서 선보일 가능성이 높다.
발표는 플랫폼을 위한 네 가지 기반 기둥인 성능 효율성, 가속화, 확장성 및 보안을 설정함으로써 시작되었다. 인텔은 다이아몬드 래피즈로 이어지는 아키텍처 계보를 설명하며, 모놀리식 링 및 메시 설계에서 사파이어 래피즈(Sapphire Rapids)와 그라니트 래피즈의 disaggregated 2.5D 타일 분할을 거쳐 현재 세대의 2.5D 및 3D 기능 분할에 이르는 경로를 추적했다. 이러한 진전은 다이아몬드 래피즈를 인텔의 모듈형 설계 궤적의 정점에 위치시킨다.
플랫폼의 핵심에는 파브릭 허브(Fabric Hub)를 중심으로 한 확장 가능한 컴퓨팅 빌딩 블록 세트가 있다. 각 허브는 메모리와 I/O 자원을 중앙 집중화하여 컴퓨팅 블록이 통합 메모리 파브릭과 유연한 I/O 파브릭을 통해 연결될 수 있도록 한다. 모든 컴퓨팅 빌딩 블록 칩렛은 직접적으로 파브릭 허브에 연결되며, 이 허브 자체도 확장성을 위해 설계되었다. 각 컴퓨팅 블록 내에서 코어 칩렛은 각각 최대 16개의 코어를 포함하며 베이스 타일의 마지막 레벨 캐시에 3D 크로스바를 통해 연결된다. 이 캐시는 전체 컴퓨팅 블록에서 공유되며, 인텔은 베이스 타일당 코어 칩렛 수와 칩당 총 컴퓨팅 블록 수 모두를 확장한다.
인텔은 인터커넥트를 플렉스버스 I/O 파브릭(Flexbus I/O fabric)이라고 부르며, 최대 1.6TB/s의 대역폭을 제공하는 통합 메모리 파브릭으로 지원한다. 효율성을 유지하기 위해 스누프 필터링(snoop filtering)과 홈 에이전트(home agents)는 온-다이(on-die)에 위치하여 캐시 일관성을 플랫폼 전체가 아닌 파브릭 국소화에 유지한다. 메모리는 파브릭 허브 내 전용 컨트롤러를 통해 접근하며, 강력한 ECC, 전원 관리 및 로우 해머(row-hammer) 보호 기능을 갖춘 DDR 스케줄링을 수행한다. 서브시스템은 미러링 기능이 있는 단일 레벨 또는 평평한 두 레벨 모드에서 CXL 메모리를 지원하며, 전용 메모리 암호화 엔진이 DDR 및 CXL 경로 모두를 보안한다. 각 파브릭 허브는 PCIe Gen6, CXL 3 또는 UPI 3로 구성 가능한 네 개의 x16 포트를 제공한다. 이러한 허브는 또한 온-다이 스누프 필터링이 포함된 최대 16MB의 I/O 캐시와 QAT, DSA 및 IAA 엔진을 housed하는 두 개의 가속화 복합체를 갖추고 있다.
전원 관리는 컴퓨팅 빌딩 블록 수준에서 설계되었다. 인텔은 L2 캐시 유지, 우선순위 코어 터보 지원, MR4 기반 메모리 열 관리, 그리고 UXI 및 PCIe 링크 전반의 저전력 L0p 지원을 특징으로 하는 새로운 코어 유휴 상태를 도입했다. 물리적으로 플래그십 패키지는 두 개의 파브릭 허브 타일, 16개의 코어 칩렛 및 네 개의 베이스 타일을 적층한다. 코어 칩렛은 Foveros 3D 직접 다이 투 다이(die-to-die) 기술을 사용한 하이브리드 본딩 연결을 통해 베이스 타일과 인터페이스하며, 기판 구리 링크는 인터커넥트를 파브릭 허브 타일로 라우팅한다.
인텔의 18A-P 공정 노드를 기반으로 구축된 이 플랫폼은 확장된 저전력 및 고성능 트랜지스터 라이브러리를 활용한다. 주요 향상 사항에는 듀얼 컨택트 파워부스트(PowerBoost) 옵션, ULVT와 LVT 사이의 새로운 로직 임계값 설정, 그리고 33% 더 좁은 스큐(skew) 코너가 포함된다. 명령어 집합 아키텍처 측면에서 인텔은 스플 앤 필(spill-and-fill) 최적화 명령어를 도입하고 있다. 이 업데이트는 16개의 범용 레지스터를 추가하여 정수 레지스터 총수를 32개로 늘리고, r16부터 r31까지의 레지스터에 대한 새로운 인코딩을 도입하며, 3연산자 명령어를 구현한다. 이러한 변경 사항은 기존 x86 소프트웨어와의 완전한 하위 호환성을 유지하며, 소스 수정 없이 재컴파일만 필요로 한다.
일관성 관리 또한 실리콘 수준에서 최적화되었다. DRAM에 상주하는 디렉토리 상태를 온-다이 스누프 필터로 대체함으로써 인텔은 메인 메모리에서 디렉토리 저장을 제거한다. 이러한 변화는 전체 ECC 보호를 유지하면서 지연 시간을 줄이고 일관성 트래픽을 크게 절감한다. 이러한 아키텍처적 발전과 결합하여 플래그십 구성은 256개의 코어, 1.28GB의 마지막 레벨 캐시, 1.6TB/s의 메모리 대역폭 및 128채널의 고대역폭 저지연 I/O를 제공한다. 가속화 기능은 AMX 및 AVX 10.2를 통해 처리되며, 확장된 벡터 명령어 지원을 특징으로 한다. 이러한 메모리 속도는 STH가 이전에 선보였던 Gen 2 MRDIMM 및 DDR5-8000 모듈을 기반으로 한다.
다이아몬드 래피즈는 인텔이 2027년 출시 시기를 앞두고 AMD의 EPYC 라인업으로부터 공격적인 공세를 받으며 높은 코어 수와 높은 메모리 대역폭 서버 부문에서 직접 경쟁할 수 있도록 자리매김한다. 최근 로드맵 업데이트는 인텔의 코어 수를 512개의 스레드를 가진 올-P 코어 아키텍처를 사용하는 AMD의 256코어 설계와 일치시켰다. 일관성을 온-다이로 이동하고, 3D 적층을 구현하며, 18A-P 공정 노드로 전환하는 것은 경쟁 아키텍처와의 효율성 격차를 좁히기 위한 종합적인 노력이다. 현재의 개발 주기를 고려할 때, 다이아몬드 래피즈는 2027년 하반기에 시장에 도달할 것으로 예상된다.