在Hot Chips 2026上，IBM发布基于2nm工艺的主机处理器，采用11核设计，原生支持ARM与z/Architecture指令集，基础频率达5.7 GHz。

在2026年Hot Chips大会上，IBM展示了其下一代AI处理器，这是该公司首次在一个核心内原生支持双指令集架构（ISA）执行。该芯片源于今年4月IBM与Arm宣布的合作，旨在将Arm庞大的软件生态系统引入IBM的大型机。这使得企业能够统一部署，而无需为不同的工作负载分别依赖独立的Arm/x86服务器和z/Architecture大型机。与在同一芯片上采用分离的Arm和z/Architecture核心的异构CPU不同，IBM设计了一个能够执行任一指令集架构并在“纳秒级”动态切换的核心。在发布时，IBM表示这种方法将两种ISA都视为“一等公民”。

为了支持AArch64指令，IBM利用了基于Linux内核的虚拟机（KVM）框架——这也是Z系列大型机上运行Linux所使用的机制——而标准的z/Architecture指令则完全绕过KVM。这种设计确保了尽管软件兼容性更广，但大型机的可靠性依然不受妥协。IBM声称该系统实现了99.999999%的运行时间可用性，相当于每年仅有0.032秒的停机时间。历史上，现代软件开发的大部分工作，特别是人工智能领域，主要针对x86或Arm架构，导致大型机不得不开发独立的解决方案。虽然IBM此前已将软件移植到s390x平台，但该策略缺乏长期的可扩展性。“我们永远无法与所有开发者合作，”IBM Z和LinuxONE的首席产品官Tina Tarquinio在接受VentureBeat采访时说道。新的双ISA核心无需修改即可执行Arm软件，允许基于Arm的虚拟机像在原生Arm硅片上一样运行——因为从架构上讲，它们确实如此。

这款预计将为即将推出的z18大型机提供动力的处理器，采用了2纳米工艺节点构建的11个高性能核心，每个核心的基础频率为5.7 GHz。即使不考虑双ISA功能，这些规格也代表了IBM当前Telum II处理器的显著飞跃，后者于2024年推出，包含八个最高运行频率为5.5 GHz的核心。除了核心数量和时钟速度外，新芯片保留了前代产品的36 MB私有L2缓存，并将虚拟缓存扩展至432 MB的虚拟L3和3.5 GB的虚拟L4。其他延续的功能包括片上数据处理单元（DPU）以及针对AI、压缩和密码学工作负载的专用硬件加速器。该核心还支持同时多线程技术，且对两种ISA均可用。

除了主处理器外，IBM还在2026年Hot Chips大会上展示了其下一代AI加速器，这是对当前Spyre加速器的重大升级。新单元拥有16个针对新兴AI数据格式优化的核心，包括FP4和MXFP4。最显著的架构变化涉及内存：IBM已从LPDDR5过渡到HBM3e，以牺牲容量换取带宽的大幅提升。每个加速器配备了96 GB的HBM3e，可提供高达4 TB/s的带宽——比IBM使用LPDDR5时实现的带宽高出20倍。

支持原生AArch64执行需要在核心内部进行大量修改。该芯片包含了完整的AArch64 v9.3硬件实现，并支持可伸缩矢量扩展（SVE），涵盖了2,792条AArch64指令。从流水线顶部开始，分支预测单元保留了现有的Telum II设计，未作更改。在取指引擎中，IBM利用虚拟缓存标签来加速数据检索，同时避免转换开销。解码AArch64指令是核心中硅片面积扩展最大的部分；IBM开发了自动化工具来解析ARM XML规范并高效路由指令。在分发阶段，通用寄存器重命名通过使用第16至31号银行化寄存器得以重新利用。在算术和加载/存储单元中，主要数据流保持共享——正如IBM所言，“加法就是加法”——但增加了新的硬件结构来处理SVE和FP16等专用数据类型。IBM还发现了重用现有CISC逻辑的非显而易见机会，例如用于内存复制和清零操作。最后，X-Late（转换）引擎重用了转换后备缓冲区（TLB），但实施了新的页表遍历机制。

与在不同核心间混合ISA的异构设计不同，IBM的双ISA核心是由将Arm软件生态系统的规模带入关键任务平台的迫切需求所驱动的。大型机继续作为金融机构、政府和其他企业部门中重要数据传输的中坚力量。继2024年Hot Chips大会展示z17之后，IBM通常每两年半到三年发布一代新的大型机。IBM预计这一代新型大型机将遵循类似的发布节奏。然而，正如深度大型机基础设施的惯例那样，实际的部署时间表在很大程度上将取决于各个机构的具体要求。