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IBM는 Hot Chips 2026에서 ARM과 z/Architecture 명령어를 네이티브로 실행하는 11코어 설계의 2nm 기반 메인프레임 프로세서를 공개했으며, 기본 주파수는 5.7GHz입니다.

고급 공정에서의 네이티브 듀얼 ISA 실행은 레거시 워크로드 마이그레이션을 간소화하고 엔터프라이즈 메인프레임의 AI 추론 밀도를 향상시킵니다.

업계 전문지Slicast · August 25, 2026 · 글로벌 · 출처: Tom's Hardware

중요도 80

Hot Chips 2026에서 IBM은 차세대 AI 프로세서를 공개했으며, 이는 동일 코어 내에서 듀얼 ISA 실행을 네이티브로 지원하는 첫 사례입니다. 올해 4월 발표된 IBM과 Arm의 협력으로 탄생한 이 칩은 Arm의 광범위한 소프트웨어 생태계를 IBM 메인프레임에 도입하기 위해 설계되었습니다. 이를 통해 기업들은 서로 다른 워크로드를 위해 별도의 Arm/x86 서버와 z/Architecture 메인프레임에 의존하는 대신 배포를 통합할 수 있습니다. IBM은 동일한 다이 위에 별도의 Arm 및 z/Architecture 코어를 갖춘 이종 CPU를 사용하는 대신, 두 명령어 집합 아키텍처 중 하나를 실행하고 나노초 단위로 동적으로 전환할 수 있는 단일 코어를 설계했습니다. 공개 당시 IBM은 이 접근 방식이 두 ISA를 모두 '1급 시민'으로 취급한다고 밝혔습니다.

AArch64 명령어를 지원하기 위해 IBM은 리눅스 커널 기반 가상 머신(KVM) 프레임워크를 활용합니다. 이는 Z 메인프레임에서 리눅스를 가능하게 하는 동일한 메커니즘이며, 표준 z/Architecture 명령어는 KVM을 완전히 우회합니다. 이러한 설계는 더 넓은 소프트웨어 호환성에도 불구하고 메인프레임의 신뢰성이 훼손되지 않도록 보장합니다. IBM은 시스템이 연간 고장 시간이 단 0.032초에 불과한 연평균 가동률 99.999999%를 달성한다고 주장합니다. 역사적으로 현대 소프트웨어 개발, 특히 AI 분야는 x86 또는 Arm 아키텍처를 대상으로 해왔으며, 이로 인해 메인프레임은 독자적인 솔루션을 개발해 왔습니다. IBM은 이전에 s390x로 소프트웨어를 포팅한 바 있지만, 해당 전략은 장기적 확장성에 한계가 있습니다. IBM Z 및 LinuxONE 담당 최고 제품 책임자 Tina Tarquinio는 VentureBeat와의 인터뷰에서 "우리는 그 모든 것과 함께 작업할 수 없을 것이다"라고 말했습니다. 새로운 듀얼 ISA 코드는 수정 없이 Arm 소프트웨어를 실행하며, 아키텍처상 실제로 Arm 실리콘 위에서 실행되는 것과 동일하게 Arm 기반 가상 머신이 동작할 수 있게 합니다.

차세대 z18 메인프레임을 구동할 것으로 예상되는 이 프로세서는 2nm 공정 노드 기반으로 구축된 11개의 고성능 코어를 특징으로 하며, 각 코어의 기본 주파수는 5.7 GHz입니다. 듀얼 ISA 기능을 제외하더라도 이러한 사양은 2024년 출시된 IBM의 현재 Telum II 프로세서보다 상당한 도약을 의미합니다. Telum II는 최대 5.5 GHz에서 작동하는 8개의 코어로 구성됩니다. 코어 수와 클럭 속도 외에도 새 칩은 전작에서 발견된 36 MB의 전용 L2 캐시를 유지하지만, 가상화된 캐시는 432 MB의 가상 L3와 3.5 GB의 가상 L4로 확대됩니다. 온칩 데이터 처리 장치(DPU)와 AI, 압축, 암호화 워크로드를 위한 전용 하드웨어 가속기를 비롯한 추가 기능도 계승되었습니다. 또한 코어는 두 ISA 모두에 대해 동시에 다중 스레딩을 지원합니다.

메인 프로세서와 함께 IBM은 Hot Chips 2026에서 차세대 AI 가속기도 선보였으며, 이는 현재의 Spyre 가속기보다 상당한 업그레이드입니다. 새 장치는 FP4 및 MXFP4를 포함한新興 AI 데이터 형식에 최적화된 16개의 코어를 갖추고 있습니다. 가장 주목할 만한 아키텍처 변화는 메모리 관련 사항입니다. IBM은 LPDDR5에서 HBM3e로 전환하여 용량을 희생하는 대신 대역폭을 극적으로 높였습니다. 각 가속기는 96 GB의 HBM3e를 탑재하여 최대 4 TB/s의 대역폭을 제공하며, 이는 IBM이 LPDDR5로 달성했던 수치보다 20배 증가한 것입니다.

네이티브 AArch64 실행을 지원하려면 코어 내부에 광범위한 수정이 필요했습니다. 이 칩은 확장 벡터 확장(SVE) 지원을 포함하는 AArch64 v9.3의 전체 하드웨어 구현을 갖추고 있으며, 총 2,792개의 AArch64 명령어를 포함합니다. 파이프라인 상단에서 분기 예측 유닛은 변경 없이 기존 Telum II 설계를 유지합니다. 페칭 엔진에서 IBM은 번역 오버헤드를 피하면서 데이터 검색을 가속화하기 위해 가상 캐시 태그를 활용합니다. AArch64 명령어 디코딩은 코어 내 실리콘 영역 확장의 가장 큰 부분을 차지하며, IBM은 ARM XML 명세를 구문 분석하고 명령어를 효율적으로 라우팅하기 위한 자동화 도구를 개발했습니다. 디스패치 단계에서는 뱅크화된 레지스터 16부터 31까지를 사용하여 범용 레지스터 리네이밍을 재사용했습니다. 산술 및 로드/스토어 유닛에서는 주요 데이터 흐름이 공유되지만("덧셈은 덧셈이다", IBM의 언급), SVE 및 FP16과 같은 특수 데이터 유형을 처리하기 위해 새로운 하드웨어 구조가 추가되었습니다. IBM은 메모리 복사 및 지우기 작업 등을 위해 기존 CISC 로직을 재사용할 수 있는 비직관적인 기회도 식별했습니다. 마지막으로 X-Late(번역) 엔진은 Translation Lookaside Buffer(TLB)를 재사용하지만 새로운 페이지 워크 메커니즘을 구현합니다.

서로 다른 코어 간에 ISA를 혼합하는 이종 설계와 달리, IBM의 듀얼 ISA 코어는 임무 핵심 플랫폼에 Arm 소프트웨어 생태계의 규모를 전달해야 한다는 필요성에서 추진되었습니다. 메인프레임은 금융 기관, 정부 및 기타 기업 부문 전반에 걸쳐 중요한 데이터 이동의 백본 역할을 계속하고 있습니다. IBM은 일반적으로 2024년 Hot Chips에서 z17을 공개한 이후 2년 반에서 3년마다 새로운 메인프레임 세대를 출시합니다. IBM은 이번 차세대 메인프레임도 유사한 출시 주기를 따를 것으로 예상합니다. 그러나 깊은 메인프레임 인프라의 관례대로 실제 배포 일정은 개별 기관의 요구 사항에 크게 좌우될 것입니다.

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