获得4300万美元A轮融资的TYLsemi推出经预验证芯片组和定制ASIC设计,降低定制AI硅门槛。

一家名为TYLsemi（发音为Tile Semi）的新型半导体公司本月公开亮相，同时宣布获得4300万美元的早期融资，并制定了一项雄心勃勃的计划，旨在简化为AI基础设施开发定制处理器的流程。

数十家合同芯片设计公司可以开发不同复杂度的定制处理器。然而，只有少数公司能够提供使用标准芯粒的定制硅设计服务，以加快并降低开发周期的风险。TYLsemi正在努力加入他们的行列。

TYLsemi不是单纯地与其他定制ASIC设计公司竞争，而是打算提供可重复使用的、基于标准的互连、电源传输以及最终的存储芯粒，客户可以将这些与他们自己的差异化计算硅结合，构建独特的系统级封装。对于那些不打算自行开展半导体开发的公司，TYLsemi还将提供端到端的服务，包括差异化芯粒的设计和实现、封装、认证和大批量生产，基本上可以让没有任何硅开发技能的公司提供自己的多芯粒处理器。

TYLsemi由Mohit Gupta和Sunil Bhardwaj共同创办。他们是半导体资深人士，曾在Alphawave、SiFive、Cadence、Rambus等芯片公司领导过全球工程、运营和业务团队，在标准和定制硅方面都拥有丰富的经验。TYLsemi联合创始人兼首席执行官Mohit Gupta认为，现在是建立一家专门从事预先批准芯粒和定制ASIC设计的公司的合适时机。

"芯粒技术已经讨论了七八年，但过去三四年里发生了几个重大变化，"Gupta表示。"首先，先进封装技术已经成熟度很高。现在有多种2.5D和3D集成选项已实现批量生产。客户不再受限于单一的封装技术或供应商；台积电、英特尔、日月光和安靠等代工厂和OSAT都提供了选择。其次，芯片间标准已经出现。过去，大多数芯粒实现依赖于专有接口。UCIe现在正在进入生产部署，包括在超大规模数据中心，这使异构集成更加实用。第三，供应链韧性变得至关重要。客户越来越希望采用模块化和潜在的多源策略，而不是单一故障点。这些因素创造了四五年前不存在的环境。"

"AI加速器市场预计到2033年将达到6040亿美元，为特定超大规模数据中心工作负载构建的定制硅XPU是增长最快的细分市场，"Gupta表示。"在这样的规模下，基于芯粒的设计已不再是可选项，但市场上没有提供完整产品组合的纯正芯粒公司。TYLsemi以基于标准的芯粒加上基于UCIe的芯片间互连、XPU感知设计、封装和集成来弥补这一空白，为客户提供了一条快速而经过验证的AI时代硅芯片路径。"

当今绝大多数AI和HPC加速器都采用大芯片尺寸，许多情况下接近光刻掩模尺寸。然而，随着现代工艺技术变得更加复杂，代工厂往往会提高新工艺节点的报价。领先工艺晶圆大约五年前的成本约为15000美元，但如今这个价格约为30000美元。因此，在领先工艺节点上实现接近光刻掩模极限大小的大芯片只有少数能够负担的芯片设计者才能选择。对于新进入者来说，由先进封装和标准化互连（如UCIe）支持的多芯粒设计开始变得更加合理。

"一旦芯片进入500-600平方毫米的范围，良率曲线变得越来越困难。光刻掩模尺寸芯片的时序收敛也很有挑战性，"Gupta解释道。"我参与过一个光刻掩模尺寸的加速器项目，从99%提升到最后的1%可能需要付出不成比例的更多工程努力。"

TYLsemi估计，在10万台设备的生产量下，其芯粒方法可将总拥有成本降低57%，从单片700平方毫米3纳米工艺芯片的3.5亿美元降至将500平方毫米3纳米工艺计算芯片与四个100平方毫米N-1工艺I/O芯粒组合设计的1.5亿美元。TYLsemi认为单片芯片的单价为3000美元，而SiP的成本约为600美元。该公司将节省归因于更高的良率、可重复使用的I/O硅、更低的IP授权和工程成本，以及大幅降低的单位硅成本。不过，该公司强调这些数字是示意性估算，而非实际制造成本。此外，与大型单片芯片相比，多芯粒设计可以实现更快的产品更新，因为它们开发速度更快，良率更高。

"计算可能会转向2纳米或A14，而高速I/O可以保留在3纳米，因为I/O不像逻辑那样随工艺缩放，"Gupta表示。"我们的电源传输芯粒可以使用更低端的工艺。因此客户不必为每个功能都使用最昂贵的硅资源。没有适用于所有设计的单一答案。你必须根据架构、热需求、封装和多个加速器的通信方式来确定正确的分解点。确切的划分因应用而异，但你仍然能获得更好的总拥有成本。"

TYLsemi主要针对AI基础设施，因此通常设想将多芯粒设计用于AI加速器、数据中心CPU、高性能计算、网络和电信硅，以及异构SoC。不过，TYLsemi也承认多芯粒设计已广泛用于消费级CPU和GPU。

TYLsemi主张的核心是其基础芯粒，这些是可重复使用的构建块，旨在处理定制AI和基础设施处理器中的常见非计算功能，并采用台积电的各种工艺技术实现。这些包括PCIe、CXL、以太网、电源传输和存储芯粒等。并非所有这些芯粒都会立即推出，因为公司在有限资源下有特定的优先级。

"第一款TYL.IO产品将通常位于大型服务器处理器上的PCIe功能分离出来，它是一个32通道PCIe Gen7/CXL芯粒，通过UCIe连接到主机计算芯片，"Gupta解释说。"这样CPU核心可以转向2纳米、A14或其他领先工艺，而I/O芯粒保留在3纳米。该系列的下一个产品将解决机架内XPU之间的横向连接扩展，使用高速SerDes。该器件将大得多，约72通道和大约14TB/s的带宽。我们还有一个EIC路线图用于共封装光学互连。我们预计在2027年下半年提供首款I/O产品的样品。"

这些芯粒可以作为独立组件使用，或与通过TYL.Forge（TYLsemi的端到端定制硅平台）设计的客户计算芯片集成。

TYL.Forge可以说是TYLsemi商业模式的关键推动力之一，该项目面向拥有自己计算架构或甚至计算芯片，但无法自行构建SiP或管理整个半导体供应链的公司。

"市场上有更大的定制硅公司，但其中许多只专注于能产生数十亿美元年营业额的相对较少数量的客户，"Gupta解释说。"我们看到机会服务更广泛的客户群体，他们在开发自己的硅但可能没有基础设施来管理完整的SiP集成和生产流程。"