TSMC目前将混合键合工艺推进至6微米节点，而HBM生产的意外延迟可能阻碍下一代加速器的封装进度。
混合键合（Hybrid bonding）是一种铜对铜连接技术，旨在取代3D芯片堆叠中的焊料微凸块。该技术目前已在逻辑芯片上实现大规模量产，但在内存应用方面有所推迟。台积电（TSMC）已将其SoIC键合间距从9微米缩小至6微米，并规划到2029年达到4.5微米。英特尔（Intel）计划于2026年上半年在其Clearwater Forest服务器CPU中开始出货采用Foveros Direct混合键合技术的芯片，而AMD自其首款3D V-Cache产品以来便已规模化应用该技术。然而，今年早些时候JEDEC决定提高HBM堆叠高度限制，使得HBM4得以继续采用成熟度较低且成本更低的微凸块技术。这推迟了混合键合在高带宽内存中的应用，其首次亮相预计将推迟至本世纪末的HBM4E和HBM5。
该技术涉及将两个晶圆表面抛光平整，然后在加热加压下直接键合其铜焊盘及周围的介电层，无需使用焊料凸块。由于没有需要塌陷的凸块，连接可以排列得紧密得多。AMD指出，其互连密度约为传统2.5D微凸块堆叠的15倍；而在台积电2026年技术研讨会上公布的数据显示，面对面混合键合的信号密度约为每平方毫米14,000个信号，相比之下，背对背硅通孔（TSV）堆叠仅为约1,500个。
微凸块历史上通常在40微米左右的间距下运行，最新一代内存正逐渐收紧至10微米。然而，混合键合始于微凸块的终点并继续扩展：当前的领先节点为6微米，4.5微米和3微米世代正在开发中，研究中还展示了亚微米级的间距。每一步间距的减小都成倍增加了堆叠晶圆之间的垂直连接数量，使得缓存晶圆或计算晶粒能够作为芯片的集成部分发挥作用，而不是通过封装布线连接的独立组件。
该方法主要分为两种途径：晶圆对晶圆（Wafer-to-wafer）和晶粒对晶圆（Die-to-wafer）。晶圆对晶圆键合在切割前将两个完整的图案化晶圆面对面结合，由于对准仅在晶圆尺度进行一次，因此能实现最紧密的间距和最快的生产速度。IMEC和EV Group在5月的ECTC会议上展示了一种200纳米的晶圆对晶圆间距，其键合后套刻精度低于40纳米。其约束在于两个晶圆必须承载相同尺寸的晶粒，且每个晶粒都会被键合——包括有缺陷的晶粒，这意味着任一晶圆上的单个坏晶粒都会导致整对晶圆报废。
相比之下，晶粒对晶圆键合将经过预测试的单个晶粒放置在晶圆上，这对于Chiplet和HBM堆叠至关重要，因为它允许选择已知良好的晶粒（Known-Good-Die），并混合不同尺寸和工艺节点的晶粒。吞吐量略有下降，因为每个晶粒必须依次拾取、对准和放置，而不是像晶圆对晶圆那样一次性完成。在2026年ECTC上展示的晶粒对晶圆最佳间距来自CEA-Leti，为1微米，比晶圆对晶圆的记录宽松约五倍。由于晶粒是逐个放置的，键合机的速度决定了生产上限。应用材料公司（Applied Materials）和Besi指出，Kinex平台每小时可处理约1,600个晶粒放置，而Besi的Chameo键合机评级接近每小时2,000个芯片，下一代系统则瞄准50纳米的放置精度以实现更精细的间距。
实现混合键合极具挑战性，要求两个表面近乎完美地平整和清洁。介电层通过范德华力粘附，意味着抛光表面的变化不得超过约0.2纳米。铜焊盘必须位于表面下方几纳米处，以便在加热至200–300°C时膨胀接触。一个小于1微米的颗粒就会使表面分离，形成同时跨越多个焊盘的间隙。因此，通过化学机械平坦化（CMP）保持晶圆的清洁度和平整度对于良率至关重要。
台积电凭借其在集成系统芯片（SoIC）平台上的优势处于量产领先地位。在2026年北美技术研讨会上，该公司概述了间距路线图，从2023年的9微米进展到2025年的6微米，再到2029年的4.5微米。第二代SoIC在第一代支持的背对背堆叠之上增加了面对面键合。其节点堆叠路线图并行推进，从目前基于N3P-on-N4向2028年的N2P-on-N2P以及2029年的A14-on-A14发展。
通过SoIC，混合键合堆叠被构建为一个垂直模块，然后与HBM一起放置在硅中介层上的CoWoS模块中——行业称之为3.5D配置。AMD的MI300是参考设计，它通过混合键合堆叠计算和I/O晶粒，然后将组装件安装在带有内存的CoWoS中。SoIC管理前端垂直密度，而CoWoS处理与内存的后端横向集成。产能正在稳步扩张，台积电正在开发其嘉义AP7基地作为其最大的先进封装园区，目标产量为2026年。TrendForce分析师估计，SoIC产能将同比翻番，从2024年每月几千片晶圆增长。客户包括AMD，其3D V-Cache和MI300加速器是首批量产的SoIC产品，以及由博通（Broadcom）打造的富士通Monaka CPU。
与此同时，英特尔的混合键合实现方案Foveros Direct随着Clearwater Forest（基于18A节点的Xeon 6+服务器处理器，并于3月在MWC上演示）达到了大规模量产。该设计利用9微米的铜对铜间距，将计算和I/O晶粒键合到充当有源中介层的基座上。英特尔已 outlining 第二代目标为3微米间距。要在前沿逻辑节点上实现这一目标，需要专用的工艺变体18A-PT，它在标准18A的基础上增加了硅通孔（TSVs）和键合支持。从英特尔早期依赖Ponte Vecchio GPU晶粒间焊料微凸块的Foveros转变为直接铜键合，标志着这一代际转变正在其服务器产品线中逐步推出。
普遍假设是HBM——位于每个AI加速器旁边的堆叠DRAM——将成为混合键合按体积计算的最大市场。这种情况在一月份发生了变化，当时JEDEC将HBM封装高度限制从720微米提高到775微米。额外的空间使得最终可以使用微凸块组装16高HBM4堆叠。鉴于HBM4焊盘间距为10微米，SemiEngineering的报道指出，在该间距下过渡到混合键合在经济上尚不可行。
SK海力士已将此逻辑纳入其规划，据报道，对于16高HBM4，将继续坚持使用先进的质量回流模塑底部填充胶，同时将混合键合作为备用选项。该公司继续验证用于后续世代的12高混合键合样品，并在CES 2026上展示了一个16层HBM4样品，该样品并未采用许多人预期的全混合键合技术。这将混合键合在HBM中的首次亮相推向HBM4E和HBM5，预计从2027年到本世纪末，届时更高的堆叠和更紧密的间距将最终耗尽旧键合方法的物理极限。
无论即时时间表如何，内存制造商都在建设封装产能。SK海力士正在印第安纳州投资38.7亿美元建设一座先进封装工厂，目标投产时间为2028年。美光（Micron）于去年年初在新加坡破土动工了一座价值70亿美元的HBM先进封装设施，预计产出时间约为2027年。这些设施的规模是为了满足混合键合最终支持的产量，尽管初代HBM4将在较旧的互连技术上出货。因此，设备承诺正在提前于技术在内存领域确认部署的时间表推进。
三星正从内存侧采取类似的策略。其SAINT封装系列包括SAINT-D，它将DRAM直接堆叠在逻辑晶粒上。该公司还讨论过一种无缓冲区的HBM4设计，去除了硅中介层。