TSMC는 현재 6마이크론 피치의 하이브리드 본딩을 운영 중이며, HBM 생산의 예상치 못한 지연이 차세대 가속기 패키징의 병목 현상을 초래할 수 있습니다.

하이브리드 본딩은 3D 칩 스택에서 솔더 마이크로범프를 대체하는 구리-구리 접합 기술로, 로직 칩에서는 대량 생산 단계에 들어섰으나 메모리 응용 분야로는 미뤄진 상태다. TSMC는 SoIC 본드 피치를 9마이크론에서 6마이크론으로 축소했으며, 2029년까지 4.5마이크론으로 나아가는 로드맵을 제시했다. Intel은 2026년 상반기 Clearwater Forest 서버 CPU에 Foveros Direct 하이브리드 본딩 출고를 시작했고, AMD는 첫 3D V-Cache 부품부터 해당 기술을 양산에 활용하고 있다. 그러나 올해 초 JEDEC가 HBM 스택 높이 제한을 상향 조정함에 따라 HBM4는 덜 정교하고 저렴한 마이크로범프 기술을 계속 사용할 수 있게 되었다. 이로 인해 하이브리드 본딩의 고대역폭 메모리 도입이 지연되었으며, 이제 debut은 이번 decade 말쯤 HBM4E와 HBM5에서 이루어질 것으로 예상된다.

이 기술은 두 다이(die)를 평평하게 연마한 후, 솔더 범프 없이 열과 압력 하에서 구리 패드와 주변 유전체를 직접 결합한다. 붕괴할 범프가 없기 때문에 연결부를 훨씬 더 조밀하게 배치할 수 있다. AMD는 기존 2.5D 마이크로범프 적층 대비 약 15배 높은 인터커넥트 밀도를 인용했으며, TSMC의 2026 기술 심포지엄에서 발표된 수치에 따르면 얼굴-얼굴(face-to-face) 하이브리드 본딩은 제곱 밀리미터당 약 14,000개의 신호를 지원하며, 이는 얼굴-뒷면(back-to-back) 실리콘 관통 비아(TSV) 적층의 약 1,500개 대비 매우 높은 수치다.

마이크로범프는 역사적으로 약 40마이크론의 피치에서 작동해 왔으며, 최신 메모리에서는 10마이크론에 가까워지고 있다. 반면 하이브리드 본딩은 마이크로범프가 끝나는 지점에서 시작하여 지속적인 스케일링을 진행한다. 현재 선도적인 수준은 6마이크론이며, 4.5마이크론 및 3마이크론 세대가 개발 중이고 연구 단계에서는 서브마이크론 피치가 시연되었다. 각 축소 단계는 적층된 다이 사이의 수직 연결 수를 기하급수적으로 증가시켜, 캐시 다이나 컴퓨팅 타일이 패키지를 가로질러 배선된 별도의 구성 요소가 아닌 칩의 통합된 일부로서 기능하도록 한다.

이 방법은 웨이퍼-투-웨이퍼(wafer-to-wafer)와 다이-투-웨이퍼(die-to-wafer)라는 두 가지 주요 접근 방식으로 나뉜다. 웨이퍼-투-웨이퍼 본딩은 다이스 전 두 개의 완전한 패턴화된 웨이퍼를 얼굴-얼굴로 결합하여, 정렬이 웨이퍼 규모에서 한 번만 발생하므로 가장 조밀한 피치와 빠른 생산 속도를 가능하게 한다. Imec과 EV Group은 5월 ECTC에서 본딩 후 오버레이가 40나노미터 미만인 200나노미터 웨이퍼-투-웨이퍼 피치를 시연했다. 다만 제약 조건으로 두 웨이퍼 모두 동일 크기의 다이를 가져야 하며 모든 다이가 결합되므로(불량 다이 포함), 어느 한 웨이퍼의 단일 불량 다이도 쌍 전체를 무효화한다는 점이 있다.

반면, 다이-투-웨이퍼 본딩은 개별적으로 사전 테스트된 다이를 웨이퍼 위에 배치하므로, 알려진 양호한 다이(Known-Good-Die) 선택과 서로 다른 다이 크기 및 공정 노드의 혼합이 가능한 렛(chiplet) 및 HBM 스택에 필수적이다. 처리량은 약간 떨어지는데, 이는 각 다이를 단일 웨이퍼 규모 단계가 아닌 순차적으로 픽업, 정렬, 배치해야 하기 때문이다. CEA-Leti가 ECTC 2026에서 선보인 최고의 다이-투-웨이퍼 피치는 1마이크론으로, 웨이퍼-투-웨이퍼 기록보다 약 5배 느슨하다. 다이가 개별적으로 배치되므로 본더 속도가 생산 한계를 결정한다. Applied Materials와 Besi는 Kinex 플랫폼에서 시간당 약 1,600개의 다이 배치를 인용하며, Besi의 Chameo 본더는 시간당 약 2,000개의 칩 등급을 받는다. 차세대 시스템은 더 조밀한 피치를 달성하기 위해 50나노미터 배치 정확도를 목표로 하고 있다.

하이브리드 본딩을 달성하는 것은 매우 까다로우며, 두 표면이 거의 완벽하게 평평하고 깨끗해야 한다. 유전체는 반데르발스 힘(van der Waals forces)을 통해 부착되므로, 연마된 표면의 편차는 약 0.2나노미터를 초과해서는 안 된다. 구리 패드는 표면 아래 몇 나노미터 위치에 있어야 하며, 200~300°C로 가열될 때 접촉할 수 있을 만큼 충분히 가까워야 한다. 1마이크론보다 작은 입자 하나라도 표면을 떨어뜨려 여러 패드에 동시에 걸쳐 있는 간극을 생성한다. 따라서 수율 확보를 위해 화학적 기계적 연마(CMP)를 통한 웨이퍼의 청결도와 평탄도 유지가 중요하다.

TSMC는 System on Integrated Chips (SoIC) 플랫폼에서 양산 측면에서 선두를 달리고 있다. 2026년 북미 기술 심포지엄에서 회사는 2023년 9마이크론, 2025년 6마이크론, 2029년 4.5마이크론으로 이어지는 피치 로드맵을 제시했다. 2세대 SoIC는 1세대가 지원하는 얼굴-뒷면 적층 위에 얼굴-얼굴 본딩을 추가한다. 그 노드 스택 로드맵은 병행하여 진행되어, 현재의 N3P-on-N4에서 2028년까지 N2P-on-N2P, 2029년까지 A14-on-A14로 진보한다.

SoIC를 사용하면 하이브리드 본딩 스택은 CoWoS 모듈 내 실리콘 인터포저 위의 HBM과 함께 배치되기 전에 수직 블록으로 구축된다. 이 구성을 업계에서는 3.5D라고 부른다. AMD의 MI300은 참조 설계로, 컴퓨팅 및 I/O 다이를 하이브리드 본딩으로 적층한 후 메모리와 함께 CoWoS에 마운팅한다. SoIC는 프론트엔드 수직 밀도를 관리하는 반면, CoWoS는 메모리와의 백엔드 측방향 통합을 담당한다. 용량은 꾸준히 확장되고 있으며, TSMC는 Chiayi AP7 부지를 최대 규모의 고급 패키지 캠퍼스로 개발 중이며 2026년 산출량을 목표로 하고 있다. TrendForce 분석가에 따르면 SoIC 용량은 2024년 월간 수천 개 웨이퍼에서 약 2배 증가할 것으로 예상된다. 고객에는 첫 양산 SoIC 제품인 3D V-Cache 및 MI300 가속기를 탑재한 AMD와 Broadcom가 구축한 Fujitsu Monaka CPU가 포함된다.

한편, Intel의 하이브리드 본딩 구현인 Foveros Direct는 18A 노드 기반으로 구축되고 3월 MWC에서 시연된 Xeon 6+ 서버 프로세서인 Clearwater Forest와 함께 고수준 양산에 도달했다. 이 디자인은 컴퓨팅 및 I/O 타일을 활성 인터포저 역할을 하는 베이스 타일에 결합하기 위해 9마이크론 구리-구리 피치를 사용한다. Intel은 3마이크론 피치를 목표로 하는 2세대를 제시했다. 선도적인 로직 노드에서 이를 가능하게 하기 위해 표준 18A에 없는 실리콘 관통 비아(TSV)와 본딩 지원을 추가한 전용 공정 변형인 18A-PT가 필요했다. Ponte Vecchio GPU 렛 전반에 솔더 마이크로범프에 의존했던 Intel의 이전 Foveros에서 직접 구리 본딩으로의 전환은 이제 서버 라인업 전반에 걸쳐 rollout되는 세대별 변화다.

주류 가정은 AI 가속기 옆에 위치한 적층 DRAM인 HBM이 볼륨 기준으로 하이브리드 본딩의 최대 시장이 될 것이라는 것이었다. 그러나 1월 JEDEC이 HBM 패키지 높이 제한을 720마이크론에서 775마이크론으로 상향 조정하면서 상황이 바뀌었다. 추가 여유 공간 덕분에 16-high HBM4 스택을 결국 마이크로범프로 조립할 수 있게 되었다. SemiEngineering의 보도에 따르면 HBM4 패드 피치가 10마이크론일 때, 그 피치에서 하이브리드 본딩으로 전환하는 것은 아직 경제적으로 실현 가능하지 않다.

SK hynix는 이를 계획에 반영하여 16-high HBM4에는 고급 대량 리플로우 몰디드 언더필(molded underfill)을 고수하고 하이브리드 본딩은 백업 옵션으로 유지하기로 했다. 동사는 후기 세대를 위한 12-high 하이브리드 본딩 샘플 검증 작업을 계속하고 있으며, CES 2026에서 많은 이들이 예상했던 올-하이브리드 본딩 없이 구성된 16층 HBM4 샘플을 시연했다. 이는 하이브리드 본딩의 HBM debut을 2027년부터 이번 decade 말까지 예상되는 HBM4E와 HBM5로 밀어 올리며, 이때 더 높은 스택과 더 조밀한 피치가 마침내 오래된 본딩 방식의 물리적 한계에 도달하게 된다.

메모리 제조사들은 당장의 타임라인과 관계없이 패키지 용량을 구축 중이다. SK hynix는 인디애나에 38억 7천만 달러 규모의 고급 패키지 공장에 투자하고 있으며, 2028년 생산을 목표로 하고 있다. Micron은 작년 초 싱가포르에 70억 달러 규모의 HBM 고급 패키지 시설 기공식을 가졌으며, 2027년경 출력을 예상하고 있다. 이러한 시설은 초기 HBM4 세대가 오래된 인터커넥트로 배송되더라도 하이브리드 본딩이 최종적으로 지원할 볼륨에 맞춰 설계되었다. 결과적으로 장비 투자가 메모리에서의 기술 확정 배포일 이전에 앞서 진행되고 있다.

Samsung도 메모리 측면에서 유사한 전략을 추구한다. 삼성의 SAINT 패키지 패밀리에는 DRAM을 로직 다이 위에 직접 적층하는 SAINT-D가 포함된다. 또한 동사는 실리콘 인터포저를 제거하는 버퍼리스 HBM4 설계를 논의하기도 했다.