Intel는 AI 칩 패키지 크기가 240mm²에 이를 수 있다고 전망했다.

인텔은 제조사들이 하나의 패키지에 더 많은 컴퓨팅 칩과 고대역폭 메모리(HBM)를 결합하면서 차세대 AI 칩 패키지가 240 x 240밀리미터 크기에 이를 수 있다고 전망했다. 이 전망은 11월 4일 부산에서 열린 ISMP 2026에서 인텔 파운드리·패키징 부문의 이규오 담당자가 밝힌 것이다.

이규오 담당자는 세 가지 패키지 크기를 설명했다. 올해 상용화된 AI 칩은 최대 120 x 120밀리미터 크기이며, HBM 스택 12개와 브리지 최소 20개를 갖추고 있다. 개발 중인 설계는 최소 120 x 180밀리미터 크기이며, HBM 스택 최소 16개와 브리지 최소 38개를 사용한다.

전망된 240 x 240밀리미터 패키지는 HBM 스택 최소 32개와 브리지 최소 70개를 갖추게 된다. 면적은 120 x 120밀리미터 설계의 네 배에 해당한다. 하나의 패키지에 더 많은 컴퓨팅 칩과 메모리를 배치하려면 더 많은 구성 요소 간 연결이 필요하며, 이에 따라 브리지 수도 늘어난다.

인텔의 EMIB(Embedded Multi-die Interconnect Bridge)는 전체 실리콘 인터포저 대신, 칩 간 고밀도 연결이 필요한 지점에 작은 실리콘 브리지를 배치하는 방식이다. EMIB-T 버전은 전력 공급 경로를 확보하기 위해 브리지에 실리콘 관통 비아(TSV)를 추가했다.

인텔은 자사의 브리지 설계가 실리콘 웨이퍼의 90% 이상을 활용할 수 있다고 밝혔으며, 인터포저의 경우 약 60% 수준이라고 설명했다. 다만 회사는 전망된 크기의 패키지에 대한 양산 일정과 수율 및 휨(warpage) 데이터는 공개하지 않았다.

이 전망만으로 EMIB-T가 대만 TSMC의 CoWoS 패키징 기술보다 우수하다고 입증되는 것은 아니다. TSMC의 CoWoS-L 역시 국부적 실리콘 상호연결 방식을 사용한다. TSMC가 첨단 패키징 설비를 확장하고 있음에도 CoWoS 생산 능력은 여전히 빠듯한 상황이다.