SK하이닉스는 Hot Chips 2026에서 MR-MUF 패키징을 Nvidia Rubin 세대에 적용해 HBM5 아키텍처의 하이브리드 본딩이 775마이크론 두께 한계를 어떻게 극복하는지 상세히 설명했다.

8월 23일 Hot Chips 2026에서 SK hynix America의 패키지 엔지니어링 부사장인 Jaesik Lee는 HBM 스택 높이를 제한하는 물리적 제약을 설명하고, 하이브리드 본딩이 HBM4E에는 적용되지 못해 패키징 전환이 최소한 HBM5로 미뤄질 것이라고 확인했다. 근본적인 한계는 표준 300mm 로직 웨이퍼 두께가 775마이크론으로 고정되어 있어 전체 HBM 큐브 두께를 제한한다는 점에 기인한다. Lee의 설명에 따르면, 추가적인 DRAM 레이어는 더 얇은 다이와 좁은 층간 간격을 의존해야 한다.

JEDEC HBM4 표준은 HBM3E까지 유지되던 패키지 두께 상한선인 720마이크론을 775마이크론으로 늘려, 하이브리드 본딩 도입 전 일부 부담을 덜어주었다. GPU 냉각판이 장착되면 로직 다이와 메모리 스택 모두 노출된 실리콘을 드러내기 위해 연마된다. 로직 웨이퍼 두께가 775마이크론으로 고정되어 있으므로, 더 높은 메모리 큐브는 인접 프로세서보다 돌출될 수밖에 없다. Lee는 “로직 웨이퍼 두께도 775마이크론이기 때문에 우리가 도달할 수 있는 한계가 바로 그 정도”라고 말했다. 더 얇은 다이는 스택 내에서 열전도율이 낮은 산화물의 비율을 본질적으로 증가시키며, 핀 속도는 초기 HBM의 1Gbps에서 HBM4의 8Gbps로 급증하여 동일한 면적에 더 많은 전력을 집중시킨다. SK hynix 데이터에 따르면 스택 수가 두 배로 늘어나는 두 세대마다 열 부하가 2.2배 증가했다.

현재 12-Hi HBM은 양산 중이며, 16-Hi HBM4는 큐브당 48GB 용량으로 고객 자격 인증을 받고 있다. 이를 달성하기 위해 핵심 다이 두께는 약 50마이크론으로 얇아졌고, 층간 간격은 12-Hi 대비 절반으로 줄었다. 모든 다이를 픽 앤 플레이스하여 단일 리플로우 단계에서 본딩하는 SK hynix의 대량 리플로우 몰드형 언더필(MR-MUF) 공정은 이미 한계 근처에서 운영되고 있다. Lee에 따르면 16-Hi의 주요 제조 과반은 절반으로 줄어든 간격을 채우면서 50마이크론 미만 다이의 휨(warpage)을 제어하는 것이다.

삼성전자는 지난 5월 HBM4를 위한 하이브리드 본딩을 공개적으로 약속했지만, SK hynix는 구리-구리 기술을 고급 MR-MUF 뒤의 백업 옵션으로 취급해 왔다. 최근 JEDEC의 두께 완화로 인해 즉각적인 필요성이 사라졌으며, 업계에서는 이제 20-Hi 스택을 위해 825~900마이크론으로 추가 증가를 논의하며 구리 본딩으로의 전환을 더욱 지연시키고 있다. 3월 업계 소식통에 따르면 SK hynix는 Applied Materials와 Besi 장비를 결합한 단일 인라인 시스템으로 구성된 첫 번째 대량 생산용 하이브리드 본딩 주문을 넣었으며, 이는 약 200억 원(1,500만 달러) 규모였다. Counterpoint Research는 이 기술이 2029년에서 2030년경 HBM5와 함께 본격적인 HBM 생산에 진입할 것으로 전망한다.

SK hynix 로드맵에 따르면 하이브리드 본딩은 여전히 20층 이상 스택에 대해 연구 단계에 있으며, 어떤 제품에 먼저 적용될지는 아직 지정되지 않았다. HBM4E를 제외하면 HBM5가 가장 이른 실현 가능한 시점이 된다. 이 공정은 평평해진 구리 패드와 산화물 표상을 상온에서 본딩한 후, 경화 단계 동안 구리의 열팽창을 이용해 연결을 형성한다. Lee는 “이것은 매우 간단한 공정처럼 보이지만 실제로는 정말 도전적이다”라며 “우리가 하이브리드 본딩을 구현해야 하는 것은 16층과 20층이기 때문에 단층 스택과는 완전히 다르다”라고 말했다. 마이크로 범프를 제거함으로써 20-Hi에서 핵심 다이 두께를 최대 24%까지 늘릴 수 있고, 해당 높이에서 MR-MUF 대비 열 저항을 약 35% 감소시키며, 범프 피치를 현재 MR-MUF에서 사용되는 30마이크론에서 18마이크론 미만으로 낮출 수 있다. 기존 HBM4의 범프 피치에서는 기존 마이크로 범프가 여전히 기능하며, 역사적으로 각 JEDEC 두께 완화는 MR-MUF를 다음 세대까지 생존 가능하게 해왔다.

5월 발표 이후 3개월 만에 Lee는 SK hynix의 iHBM 냉각 아키텍처를 상세히 설명했다. 이 개념은 전력 밀도가 최고조에 달하는 인터페이스 핫스팟인 베이스 다이의 다이 투 다이(D2D) PHY 영역에 열전도성이 있지만 전기적으로 절연된 블록을 내장하여 열 저항을 30% 이상 줄인다고 주장한다. Lee는 iHBM을 삼성전자의 Heat Path Block 접근법(열을 전용 필러를 통해 라우팅)과 Micron의 베이스 다이 회로 재설계(에너지 효율성 20% 이상 개선 주장)와 직접 벤치마킹했다. 세 벤더 솔루션 모두 HBM5를 목표로 하며, 2028년 이전에 양산에 도달할 것으로 예상되지 않는다. 그러나 열 블록은 D2D PHY와 함께 패키지 내부에 위치하므로 고객의 설계와 공동 최적화가 필요하며, 이미 개발 중인 아키텍처에는 후방 호환 방식으로 적용할 수 없다. Lee는 “우리가 수행할 수 있는 좋은 옵션이지만, 이미 설계 단계에 있는 세대에 적용할 수는 없는 것”이라고 밝혔다.

Q&A 세션에서 SemiAnalysis의 Tanj Bennett은 더 높은 HBM 어레이 적재가 유효한 실리콘 처리량을 희석시키는지 질문했다. 그는 셀 수준에서 작동하는 DRAM이 평방 센티미터당 약 20TB/s의 대역폭을 제공하는 반면, 20-Hi 스택은 약 4TB/s에 불과하며 HBM은 동등한 DDR5 또는 LPDDR보다 훨씬 많은 제조 능력을 소비한다고 지적했다. Bennett은 “20-Hi에 도달하면 해당 메모리의 평균 속도가 DDR5보다 느려진다”며 “왜 비싼 메모리를 지능적으로 배치하는 대신 HBM 스택의 높이를 사용하는 것이 더 나은 것인가?”라고 물었다. Lee는 훈련 워크로드가 높은 대역폭과 큰 용량을 모두 요구하며, 추론 작업은 KV 캐시를 높은 대역폭 메모리에 유지하고 다른 데이터를 LPDDR로 오프로딩하여 중간값을 맞추는 분할 방식을 취할 수 있다고 응답했다. 이러한 계층식 접근 방식은 이미 NVLink-C2C를 통해 HBM4와 LPDDR5X를 풀링하는 Nvidia의 Vera Rubin 플랫폼에서 구현되고 있다. 또한 SK hynix는 Sandisk와 함께 High Bandwidth Flash 사양을 공동 개발하여 메모리 계층화를 NAND 저장소로 확장했다. Lee는 계층식 아키텍처에 관해 “미래에도 살펴봐야 할 질문”이라고 인정했다. 1월 보도에 따르면 SK hynix는 Vera Rubin 세대의 Nvidia HBM 주문량의 약 70%를 보유하고 있으며, 모두 MR-MUF 스택을 사용할 예정이다. Lee는 회사가 MR-MUF에서 먼저 전환할 제품 라인을 아직 결정하지 않았다고 확인했다.