Qualcomm이 DRAM 아래에 컴퓨팅을 적층하는 HBC 아키텍처 공개, HBM 대비 6배 대역폭-와트 당 이점 주장

퀄컴(Qualcomm)은 AI 데이터센터 시장을 위한 혁신적 솔루션인 HBC(High-Bandwidth Compute)를 공개하여 메모리 벽 문제를 해결하겠다고 밝혔다. 드래곤플라이(Dragonfly) 브랜드 아래 퀄컴의 2026년 투자자 데이에서 발표된 HBC는 컴퓨팅과 향상된 메모리 대역폭을 3D 적층 칩 설계로 결합한 혁신적인 근메모리 기술로, 해당 부문을 제약해 온 메모리 병목 현상을 목표로 한다.

현재 HBM은 AI 컴퓨팅 가속기를 지배하고 있지만, 토큰당 비용 증가로 인한 전력 소비 및 총 소유 비용(TCO) 상승이라는 효율성 문제에 직면해 있다. 퀄컴은 HBC가 토큰당 에너지 입력 감소, 증가된 메모리 대역폭, 그리고 감소된 TCO를 제공한다고 주장한다. 이 아키텍처는 3D 통합 리더십, 시스템 레벨 설계, LPDDR 리더십, 그리고 전력 효율성 전문지식이라는 네 가지 기본 원칙을 기반으로 구축되었다.

HBC 설계는 LPDDR 스택 아래에 HBC 가속기를 배치하며, LPDDR는 더 큰 용량 때문에 선택되었다. LPDDR 스택은 실리콘 관통 전극(TSV)을 통해 HBC 가속기에 연결된다. HBC의 첫 번째 세대에서 이 솔루션은 퀄컴의 차세대 AI250 가속기 칩에 통합되며, HBC-부스트 LPDDR 스택은 동일한 2D 유기 기판 위에 위치한다. 각 AI250 가속기는 카드당 133 TB/s의 대역폭을 제공하며, 이는 LPDDR5X를 사용한 AI200 대비 18배 향상된 수치이다.

경쟁력 측면에서 HBC는 HBM 대비 와트당 대역폭이 6배, SRAM 대비 와트당 용량이 200배라고 약속한다. 퀄컴은 현재 AI의 주요 병목 현상인 메모리 용량, 메모리 대역폭, 그리고 소유 비용을 해결하기 위해 전략적 공급망 파트너들과 협력하고 있다.

AI250 가속기가 탑재된 첫 세대 HBC Gen1 솔루션은 2027년 중반 출시될 것으로 예상된다. 퀄컴은 또한 2028년에 예정된 두 번째 세대 HBC Gen2와 함께 AI300 가속기를 동반한 로드맵을 추진 중이다. HBC Gen2는 AI200 대비 유효 대역폭에서 최대 54배 속도 향상을, HBM 대비 와트당 대역폭에서는 7배 점프를 제공할 것이다.