AMD의 Epyc X 칩이 3년의 공백을 깨고 Venice-X로 돌아왔으며, EDA 및 HPC 워크로드에서 큰 성능 향상을 약속하고 있다.

AMD의 캐시 탑재형 Epyc X 칩이 공식적으로 돌아옵니다. 저희가 9월에 살펴본 주파수 최적화 SKU를 바탕으로 보면, HPC에 최적화된 Venice-X 제품은 최대 96코어를 제공하며, 회사의 3D V-Cache 칩 적층 기술을 사용해 L3 캐시 밀도를 세 배로 높여 1기가바이트 이상으로 끌어올립니다.

다만 곧 출시될 것으로 기대하지는 마십시오. AMD는 Venice-X가 2027년 하반기부터 본격적으로 출하되기 시작할 것으로 예상하고 있습니다. 올해 초 CES에서 처음 공개된 이 칩은 주로 전산유체역학(CFD)이나 전자설계자동화(EDA)처럼 지연 시간에 민감한 기술 및 과학 컴퓨팅 워크로드를 겨냥하고 있습니다.

AMD 자체도 실리콘이 의도한 대로 작동하는지 확인하기 위해 칩을 시뮬레이션하는 기능 검증 테스트 같은 EDA 워크로드에 X 시리즈 Epyc에 크게 의존하고 있습니다. AMD 펠로우 Phil Steinke에 따르면, 모델의 더 많은 부분을 캐시에 보관하면 CPU 코어가 시스템 메모리로 데이터가 들어오고 나가기를 기다리는 시간이 줄어듭니다.

일반적으로 L3 용량을 늘리려면 수율이 낮은 대형 칩렛이 필요합니다. 그러나 지난 4년 동안 AMD는 고급 패키징 기술을 활용해 기존 CPU 다이에 작은 SRAM 배낭을 덧붙이는 다른 접근 방식을 택해 왔습니다.

이 기술은 여러 세대에 걸쳐 사용되어 왔으며, 2022년 Ryzen 7 5800X3D에서 처음 등장했습니다. 이 소비자용 데스크톱 칩은 8코어 칩렛 위에 64MB SRAM 타일을 쌓아 L3 용량을 96MB로 늘렸습니다. 추가된 캐시 덕분에 당시 가장 강력한 게이밍 CPU 중 하나가 되었습니다. 같은 해 말 AMD는 더 다양한 워크로드를 아우르기 위해 포트폴리오를 확장하면서 같은 기술을 Milan 세대 Epyc에도 적용했습니다. 추가 캐시의 인기가 높아 2023년 출시된 2세대 X 시리즈 Epyc로 이어졌습니다.

그 이후로는 아무것도 없었습니다. AMD가 2024년 말 5세대 Epyc를 공개했을 때 로드맵에 Turin-X는 없었습니다. AMD의 컴퓨팅 및 엔터프라이즈 AI 제품 사업을 이끄는 Madhu Rangarajan에 따르면 이는 의도된 결정이었습니다. "우리는 매 세대마다 X를 출시하지는 않습니다.... 엔터프라이즈 HPC 시장은 조금 더 느린 주기를 가지는 경향이 있으며, 그것이 우리의 출시 주기를 결정합니다."

Venice-X는 AMD X 칩의 복귀를 의미하며, 대부분의 측면에서 전작과 같은 공식을 따릅니다. 이 칩의 최대 8개 CPU 다이는 이제 고급 패키징을 사용해 각각 96MB SRAM 타일과 결합되어, 칩렛당 총 144MB의 L3, 소켓당 1,152MB를 제공합니다. 이는 대체하는 Genoa-X 제품과 같은 수치입니다.

코어 수와 캐시 용량은 늘지 않았지만 클럭 속도는 높아졌습니다. Venice는 이제 5.3GHz에 도달하는 반면 Genoa-X는 3.7GHz에 그칩니다. Rangarajan은 El Reg에 "Milan과 Genoa에서는 한 가지 트레이드오프가 있었습니다. 고주파를 택하든 3D V-Cache를 택하든 둘 중 하나를 선택해야 했습니다."라고 말했으며, HPC 고객들은 두 가지를 모두 원한다고 덧붙였습니다.

적층 방식이 이런 타협을 요구했습니다. 컴퓨팅 칩렛 위에 SRAM을 올리면 L3 캐시는 늘어나지만 열이 갇혀 부스트 클럭이 제한되었습니다. Zen 5 세대에서 AMD는 SRAM 타일을 스택의 위쪽에서 아래쪽으로 옮겼습니다. SRAM이 더 이상 열을 가두는 담요 역할을 하지 않게 되면서 칩은 더 뜨겁고 더 빠르게 더 오래 동작할 수 있게 되었습니다. 게이머들은 AMD Ryzen 9000 프로세서에서 이러한 높은 클럭과 더 큰 캐시를 누려 왔으며, Venice-X를 통해 이런 개선이 마침내 Epyc에도 적용되고 있습니다.

고객들이 이제 큰 캐시와 빠른 클럭 사이에서 선택할 필요가 없어졌기 때문에, Rangarajan은 이 칩이 더 널리 채택될 수 있다고 봅니다. "우리가 그 트레이드오프를 감수해야 했던 이전 세대보다 HPC 분야에서 훨씬 더 크게 쓰이게 될 것이라고 생각합니다."

흥미롭게도, 주파수가 우선순위가 아니었다면 Venice-X에는 3D 적층 SRAM이 전혀 필요하지 않았을 수도 있습니다. 저희가 올해 초 보도했듯이, AMD의 최상위 사양 Venice CPU는 256코어와 1,024MB L3 캐시를 자랑합니다. AMD는 160개 코어를 비활성화하는 방식으로 코어당 캐시 비율과 비슷한 결과를 간단히 만들어 낼 수도 있었습니다. Turin에서도 비슷한 방식을 사용했습니다. Epyc 9175F는 사실상 128코어 제품에서 112개 코어를 비활성화해, 512MB 최종 레벨 캐시를 갖춘 16코어 칩으로 만든 것입니다.

Rangarajan은 "[Venice에서도] 그렇게 할 수는 있지만, 그러면 주파수 측면의 이점은 얻을 수 없습니다. Fmax가 5.3GHz가 아니라 4.1GHz에 머물게 됩니다."라고 말했습니다.

그는 이어서 "Venice X는 판도를 바꿉니다. 처음으로, 가장 높은 주파수 제품에서도 더 큰 L3를 얻을 수 있습니다."라고 덧붙였습니다.