三星正在预告HBM5规格，目标单堆叠带宽达4 TB/s，并可能采用4,096位接口，以实现较HBM4E性能翻倍。

三星在Semicon Taiwan 2026之前的活动“存储高管峰会”（Memory Executive Summit）上宣布，下一代HBM5内存旨在将性能提高一倍，并将功耗效率提升20%，相较于HBM4E。鉴于在单一代际内将HBM4E的原始数据传输速率提高一倍极不现实，三星的声明强烈暗示，HBM5将通过将其接口引脚数量翻倍来实现必要的带宽飞跃。

三星电子DS部门存储业务部门的产品规划团队负责人崔章锡（Choi Jang-seok）概述了这些发展目标。此前，三星披露称，HBM5堆栈将配备热路径块（HPB），旨在降低20%的热阻并简化模块散热。每堆栈内存带宽翻倍将使到2028-2029年时，每个堆栈的峰值吞吐量达到约4 TB/s。展望未来，台积电预测到本十年末，AI加速器将在每个封装中采用20至24个HBM5或HBM5E芯片，实现80至96 TB/s的系统级封装内存总带宽。

尽管包括美光、三星和SK海力士在内的主要DRAM制造商，以及Cadence、Rambus和Synopsys等控制器和PHY开发商目前提供额定为16 GT/s的HBM4和HBM4E接口，但JEDEC对HBM4E的官方规范仍限制在约12 GT/s。为了提供比HBM4E高两倍的带宽，HBM5规范必须将每引脚数据传输速率从12 GT/s翻倍至24 GT/s，或将接口宽度从2,048位扩展至4,096位，或者结合更宽的接口与更高的传输速率。虽然KAIST和Marvell此前曾设想为HBM5设计4,096位接口，但这仍然是一个概念性提案，而非JEDEC的官方目标。

从每瓦特性能的角度来看，加宽接口通常比翻倍每引脚信号速率更为实际。提高每引脚速度需要更快的驱动器、接收器、时钟、均衡电路、更严格的时序裕度以及更复杂的PHY，因为维持远超20 GT/s的信号完整性存在巨大的工程挑战。相反，虽然更宽的接口以较低的每线速度并行传输更多比特，但从2,048位扩展到4,096位引脚会使所需的TSV和I/O路径、驱动器、接收器、凸点、布线复杂性和基础Die复杂性翻倍。尽管以中等速度运行的4,096位接口可能优化每比特能效（pJ/bit），但由此产生的封装和接口复杂性可能会抵消这些收益。一个合理的工程妥协可能是采用3,072位接口并适度增加数据传输速率，尽管JEDEC决策者可能会追求其他路径。目前，所有关于HBM5规范的讨论仍处于推测阶段。

行业内的同步发展凸显了高带宽内存的快速演变。Nvidia的专有NVHBM架构承诺比商用HBM4e提供30%更高的带宽和15%更低的功耗，而JEDEC已发布新的SPHBM4标准，旨在降低AI内存成本。此外，在Hot Chips 2026上，SK海力士展示了用于HBM5的高级混合键合技术，推动AI内存堆叠向775微米的物理极限迈进。尽管取得了这些进展，但在单一代际内完全将HBM4E每堆栈2 TB/s的基础带宽翻倍的目标仍然是一个非常激进的目标。

需要注意的是，实现20%的能效提升并不仅仅依赖于性能的增加。还可以通过改进DRAM工艺技术、优化基础Die设计、降低TSV I/O电压、架构创新和完善电源管理策略来实现增益。