삼성전자는 HBM4E 대비 성능을 두 배로 높일 차세대 HBM5의 스택당 4TB/s 대역폭과 최대 4,096비트 인터페이스 사양을 공개하며 관심을 끌고 있다.
삼성전자는 세미콘 대만 2026 행사 직전에 열린 메모리 이사회장 회담(Memory Executive Summit)에서 차세대 HBM5 메모리가 HBM4E 대비 성능은 두 배, 전력 효율성은 20% 향상될 것이라고 발표했다. 단일 세대 내에서 HBM4E의 원시 데이터 전송률을 두 배로 높이는 것은 매우 비현실적이므로, 삼성전자의 발표는 HBM5가 필요한 대역폭 도약을 위해 인터페이스 핀 수를 두 배로 늘릴 것임을 강력히 시사한다.
삼성전자 DS 부문 메모리 사업부 제품기획팀장 최장석은 이러한 개발 목표를 제시했다. 앞서 삼성전자는 HBM5 스택이 열 저항을 20% 줄이고 모듈 냉각을 간소화하도록 설계된 열 경로 블록(HPB)을 탑재할 것이라고 밝힌 바 있다. 스택당 메모리 대역폭을 두 배로 늘리면 2028~2029년경 스택당 최대 처리량은 약 4TB/s에 달할 것으로 예상된다. 더 먼 미래를 내다보면 TSMC는 AI 가속기가 10년 말까지 패키지당 20~24개의 HBM5 또는 HBM5E 칩을 채택하여 시스템인패키지(SiP) 메모리의 총 대역폭이 80~96TB/s에 이를 것으로 전망한다.
마이크론, 삼성전자, SK하이닉스를 포함한 주요 DRAM 제조사와 Cadence, Rambus, Synopsys와 같은 컨트롤러 및 PHY 개발사는 현재 16GT/s 등급의 HBM4 및 HBM4E 인터페이스를 공급하고 있지만, HBM4E의 공식 JEDEC 사양은 약 12GT/s로 제한되어 있다. HBM4E의 두 배 대역폭을 제공하려면 HBM5 사양은 핀당 데이터 전송률을 12GT/s에서 24GT/s로 두 배로 높이거나, 인터페이스 너비를 2,048비트에서 4,096비트로 확장하거나, 더 넓은 인터페이스와 더 높은 전송 속도를 결합해야 한다. KAIST와 마벨은 이전에 HBM5를 위한 4,096비트 인터페이스를 구상한 바 있으나, 이는 공식적인 JEDEC 목표라기보다 개념적 제안에 불과하다.
성능 대비 전력 효율성 관점에서 볼 때, 인터페이스를 넓히는 것이 일반적으로 핀당 신호 전송률을 두 배로 높이는 것보다 실용적이다. 더 높은 핀당 속도를 달성하려면 더 빠른 드라이버, 수신기, 클록, 등화 회로, 더 좁은 타이밍 마진, 그리고 더 정교한 PHY가 필요하며, 20GT/s를 훨씬 초과하는 영역에서도 신호 무결성을 유지하는 것은 상당한 엔지니어링 장벽으로 작용한다. 반면, 더 넓은 인터페이스는 와이어당 속도를 낮추고 병렬로 더 많은 비트를 전송하지만, 2,048핀에서 4,096핀으로 확장하면 필요한 TSV 및 I/O 경로, 드라이버, 수신기, 범프, 라우팅 복잡성 및 베이스 다이의 정교함이 모두 두 배가 된다. 중간 속도에서 작동하는 4,096비트 인터페이스는 비트당 에너지 효율(pJ/bit)을 최적화할 수 있지만, 이로 인한 패키지와 인터페이스의 복잡성이 그 이점을 상쇄할 수도 있다. 합리적인 엔지니어링 절충안은 3,072비트 인터페이스에 데이터 전송 속도의 적절한 증가를 결합하는 것이 될 수 있으나, JEDEC 의사 결정자들은 다른 경로를 추구할 수도 있다. 현재로서 HBM5 사양과 관련된 모든 논의는 추측 단계에 머물러 있다.
동시다발적인 업계 동향은 고대역폭 메모리의 급속한 진화를 강조한다. 엔비디아의 독점 NVHBM 아키텍처는 상용 HBM4e 대비 30% 더 높은 대역폭과 15% 낮은 전력 소비를 약속하며, JEDEC은 AI 메모리 비용 절감을 목표로 하는 새로운 SPHBM4 표준을 출시했다. 또한 핫 칩스 2026에서 SK하이닉스는 HBM5를 위한 고급 하이브리드 본딩 기술을 시연하여 AI 메모리 적층을 물리적 한계선인 775마이크론에 근접시켰다. 이러한 발전에도 불구하고, 단일 세대 내에서 스택당 2TB/s라는 HBM4E의 기준 대역폭을 완전히 두 배로 늘린다는 목표는 여전히 매우 공격적인 타겟이다.
20%의 에너지 효율성 개선을 달성하는 것이 성능 증가에만 의존하는 것은 아니라는 점에 유의해야 한다. 개선된 DRAM 공정 기술, 최적화된 베이스 다이 설계, 감소된 TSV I/O 전압, 아키텍처 혁신, 그리고 정교화된 전력 관리 전략을 통해서도 효율성 향상을 실현할 수 있다.