Synopsys已在采用5nm工艺的面对面3D堆叠封装内成功验证运行速率为64 GT/s的PCIe 6.0 PHY，标志着先进封装互连技术的里程碑。

新思科技（Synopsys）发布了其所谓的全球首款3D PCIe 6.0测试芯片的硅片测试结果。该5纳米物理层（PHY）被集成在一个面对面堆叠封装中，以每通道64 GT/s的速度运行，并通过PAM4信号传输在八通道链路上提供高达128 GB/s的带宽。接收端眼图成功满足了标准的误码率要求。据该公司博客文章所述，新思科技通过拆解现有的2D PCIe 6.0测试芯片，添加硅通孔（TSVs），并针对3D工艺设计套件重新进行电路设计和签核，从而实现了这一突破。

在传统单体芯片中，PCIe PHY位于晶圆边缘，紧邻封装I/O连接，以保持到基板的走线短小，从而管理衰减和反射。2.5D封装通过将PHY放置在最外层芯片的外围边缘来保留这种布局。然而，面对面混合键合消除了这种选择。由于底层晶圆被翻转，其重布线层直接键合到上方的逻辑晶圆上，导致PCIe PHY朝向远离必须到达的基板方向。因此，信号必须通过切入硅片的通孔向下传输。

每个TSV都穿过有源硅区域，需要缓冲区域，这意味着通孔不能随意靠近PHY。“你很少会直直通向封装基板钻孔，”新思科技产品管理执行总监Manmeet Walia在接受《电子设计》杂志采访时说道。他解释说，布线必须上升到上层金属层之一并反向，然后再向下延伸。Walia指出，在3D架构中，电迁移和布局规则发生了显著变化，通孔数量成为在最大化带宽与防止信号损坏之间权衡的关键因素。此外，位于PHY通往基板路径上方的客户逻辑也构成了挑战，新思科技预计将通过迭代方式、逐个设计来解决这一问题。这种迭代方法尤为困难，因为PAM4信号将两个比特打包进每个符号中，相比PCIe 5.0使用的NRZ信号，其容错余地更小。

其他行业参与者正采取不同的架构路径。例如，富士通的Monaka处理器使用混合铜键合技术，将四个搭载144个Armv9核心的N2计算芯片面对面堆叠在N5 SRAM芯片之上。富士通并未将PHY嵌入键合堆栈内部，而是将其内存控制器及其12个DDR5通道的PHY放置在一个单独的、相对较大的I/O晶圆上。与此同时，更广泛的生态系统仍在不断演进：SMI报道称，英伟达正在推动消费级PCIe 6.0路线图的发展，而非AMD或英特尔；Astera Labs则展示了一款专为数据中心供应商无关扩展设计的320通道PCIe 6.0交换机。

历史上，PCIe各代产品的发布间隔约为五至七年，但发布速度已加速至大约每两年一代。Gen 8规范计划于2028年推出，目标为每通道256 GT/s。展望未来，Walia表示，随着3.5D封装的到来，将进一步出现架构转变。在这种配置中，PCIe PHY将从底层晶圆中完全移除，并由UCIE接口取代，将其 relocated 到互连器上的侧边芯片中，该芯片作为以太网、PCIe和CXL的多协议集线器发挥作用。新思科技尚未公布这一过渡的时间表。其博客指出，领先客户目前正在评估用于未来堆栈顶层晶圆的埃米级工艺技术。