신옵시스는 5nm 공정을 활용한 페이스투페이스 3D 스택드 패키지 내에서 64 GT/s로 동작하는 PCIe 6.0 PHY를 검증했으며, 이는 고급 패키징 인터커넥트 분야에서 이정표를 세운 것이다.

신옵시스는 자체적으로 최초의 3D PCIe 6.0 테스트 칩이라고 설명하는 제품의 실리콘 결과를 발표했다. 5nm PHY는 페이스 투 페이스 스택 패키지에 내장되어 있으며, 레인당 64 GT/s로 작동하고 PAM4 신호 방식을 사용하여 8레인 링크당 최대 128 GB/s의 대역폭을 제공한다. 수신기 아이는 표준의 비트 오류율 요구사항을 성공적으로 통과했다. 회사의 블로그 게시글에 따르면, 신옵시스는 기존 2D PCIe 6.0 테스트 칩을 분해하고 TSV(실리콘 관통 비아)를 추가한 뒤, 3D 공정 설계 키트를 대상으로 회로 설계와 사인오프를 다시 수행함으로써 이를 달성했다.

전통적인 모놀리식 칩에서는 PCIe PHY가 패키지 I/O 연결 근처의 다이 주변부에 위치하여 기판으로 가는 트레이스를 짧게 유지함으로써 감쇠와 반사를 관리한다. 2.5D 패키지는 외부 칩렛의 가장자리에 PHY를 배치함으로써 이러한 레이아웃을 보존한다. 그러나 페이스 투 페이스 하이브리드 본딩은 이러한 옵션을 제거한다. 하부 다이가 뒤집혀 리디스트리뷰션 레이어가 상부의 로직 다이와 직접 본딩되기 때문에, PCIe PHY는 도달해야 할 기판과 반대 방향을 향하게 된다. 결과적으로 신호는 실리콘에 뚫린 비아를 통해 하부로 이동해야 한다.

모든 TSV는 활성 실리콘을 통과하며 버퍼 존이 필요하므로, 비아를 PHY 근처에 임의로 배치할 수 없다. 신옵시스 제품 관리 이사인 마니밋 왈리아는 일렉트로닉 디자인과의 인터뷰에서 “패키지 기판으로 직진하여 드릴링하는 경우는 거의 없다”고 말했다. 그는 라우팅이 상부 금속 레이어 중 하나로 올라간 후 방향을 전환한 다음 하강해야 한다고 설명했다. 왈리아는 3D 아키텍처에서 전자이동 현상과 레이아웃 규칙이 크게 변화하며, 비아 수가 대역폭 극대화와 신호 손상 방지를 위한 중요한 트레이드오프가 된다고 지적했다. 또한 PHY의 기판으로 향하는 경로 위에 위치한 고객 로직은 신옵시스가 설계별로 반복적으로 해결할 것으로 예상하는 과제를 제시한다. 이러한 반복적 접근 방식은 특히 어렵다. 왜냐하면 PAM4 신호 방식은 PCIe 5.0에서 사용된 NRZ 신호 방식보다 오차 마진이 적기 때문이다. PAM4는 각 심볼에 두 개의 비트를 압축하기 때문이다.

다른 업계 참여자들은 서로 다른 아키텍처 경로를 취하고 있다. 예를 들어 후지쯔의 Monaka 프로세서는 하이브리드 구리 본딩을 사용하여 N5 SRAM 칩렛 위에 144개의 Armv9 코어를 탑재한 네 개의 N2 컴퓨트 칩렛을 페이스 투페이스로 적층한다. 후지쯔는 본딩된 스택 내에 PHY를 내장하는 대신, 메모리 컨트롤러와 12개 DDR5 채널용 PHY를 별도의 비교적 큰 I/O 다이 위에 배치한다. 한편 더 넓은 생태계는 계속 진화하고 있다. SMI는 엔비디아가 AMD나 인텔이 아닌 소비자용 PCIe 6.0 로드맵을 주도하고 있다고 보고했으며, 애스테라 랩스는 데이터 센터의 벤더 무관 확장성을 위해 설계된 320레인 PCIe 6.0 스위치를 선보였다.

역사적으로 PCIe 세대 간격은 약 5~7년이었으나, 출시 주기는 약 2년으로 가속화되었다. Gen 8 사양은 2028년에 출시될 예정이며, 레인당 256 GT/s를 목표로 한다. 미래를 바라보며 왈리아는 3.5D 패키징과 함께 또 다른 아키텍처 변화가 올 것이라고 시사했다. 이 구성에서는 PCIe PHY가 하부 다이에서 완전히 제거되고 UCIe 인터페이스로 대체되며, 이더넷, PCIe, CXL을 위한 멀티 프로토콜 허브 역할을 하는 인터포저의 사이드 칩렛으로 재배치된다. 신옵시스는 이러한 전환에 대한 타임라인을 아직 발표하지 않았다. 회사의 블로그는 선도형 고객이 현재 미래 스택의 상부 다이를 위한 앵스트롬급 공정 기술을 평가 중이라고 전했다.