인텔은 Hot Chips 2026에서 예산 중심의 Wildcat Lake 프로세서가 UCIe 인터커넥트 표준을 활용해 차세대 18A 노드 칩렛을 통합했다고 밝혔다.

Hot Chips 2026에서 인텔은 Wildcat Lake 프로세서를 상세히 소개하며, 차세대 노드 기반의 타겟 최적화를 갖춘 MacBook Neo에 대한 최첨단 대안으로 포지셔닝했습니다. 고급 PC 하드웨어 영역이 점차 확대되는 가운데 특정 시장을 겨냥해 상당한 양보를 통해 접근성을 높인 예산형 제품으로 마케팅되었으나, Wildcat Lake는 보편 칩렛 인터커넥트 익스프레스(UCIe) 통합이라는 주요 아키텍처 전환을 도입했습니다.

UCIe 사양은 2022년 처음 공개되었으며, 이는 Wildcat Lake의 초기 계획 시기와 맞물립니다. AMD와 인텔 모두 UCIe를 오픈 인터커넥트 표준으로 지지해 왔지만, 역사적으로 AMD의 Infinity Fabric과 같은 독점 솔루션에 의존해 왔습니다. Wildcat Lake의 경우 인텔은 UCIe를 주로 비용 절감과 칩의 존재 자체를 가능하게 하기 위해 활용했습니다. 수석 엔지니어 Lance Hacking은 발표를 시작하며 인텔이 모놀리식 설계와 기본적이고 저비용의 멀티 칩 패키지(MCP) 중 어떤 선택을 했는지 설명했습니다. Foveros와 같은 고급 패키징 솔루션은 이 예산 등급에는 부적합하다고 판단되어, UCIe가 최종 아키텍처의 전략적 기반이 되었습니다.

기존 예산형 설계가 수율 경제성을 개선하기 위해 구형 IP와 한계선상의 최적화에 의존하는 것과 달리, Wildcat Lake는 인텔의 가장 진보되고 비싼 컴퓨팅 IP를 예산 도메인에 적용합니다. 이 아키텍처는 18A 컴퓨팅 다이와 ISMC N6 I/O 다이를 MCP 구성으로 결합합니다. 이러한 접근 방식은 신중한 트레이드오프를 요구했습니다. 일반적으로 고급 패키징은 인터커넥트 다이 공간과 전력 소비를 줄이지만, Wildcat Lake의 UCIe 인터커넥트는 Panther Lake보다 70% 더 큽니다. 인텔은 증가된 면적이 비용 절감 효과를 정당화한다고 주장합니다.

배터리 수명을 포함한 전력 효율성, 특히 경량 워크로드에서의 효율성은 주요 엔지니어링 제약 조건이었습니다. UCIe 다이-투-다이 통신이 패킷화된 방식이기 때문에 링크 전반에 걸쳐 디스플레이 신호를 관리하는 것이 어려웠습니다. 인텔은 패널 셀프 리프레시가 없는 대기 상태 시스템을 "가장 큰 전력 우려 사항"으로 파악했는데, 이는 디스플레이 데이터가 UCIe 연결을 통과해야 하기 때문입니다. 이를 해결하기 위해 엔지니어들은 UCIe 링크 앞에 버퍼를 구현하여 대기 상태에서 패널 리프레시를 유지하도록 했습니다. 이는 메모리 컨트롤러와 디스플레이 엔진 사이의 표준 디스플레이 버퍼와 함께 작동합니다.

인터커넥트 라우팅용 베이스 다리가 없었기 때문에 UCIe는 상당한 다이 면적 감소를 필요로 했습니다. 컴퓨팅 다이에서 인텔은 Xe 코어 4개를 2개로 축소하고, 전용 레이 트레이싱 가속기를 제거했으며, NPU를 3개 타일에서 1개로 줄이고, 메모리 서브시스템을 최대 속도와 용량이 낮은 64비트 버스 수준으로 하향 조정했습니다. 디스플레이 엔진의 축소도 매우 공격적이었습니다. 인텔은 파이프라인을 4개에서 3개로 줄이고 UHBR20 대신 HBR3 신호 방식을 채택했습니다. 이러한 변경 사항에도 불구하고 4K60 해상도를 지원하고 3개의 외부 디스플레이를 구동할 수 있어 Wildcat Lake의 대상 클래스 요구사항을 충족하면서도 컴퓨팅 다이 면적의 38%를 회수했습니다. I/O 다이의 경우 카메라 PHY 제거, PCIe 및 USB 지원 축소, 오디오 엔진 슬림화, 카메라 완전 제거를 통해 면적을 15% 줄였으며, 카메라 관련 컨트롤러 통합 책임은 OEM으로 이전되었습니다.

UCIe 3.0은 최대 64 GT/s의 데이터 레이트를 지원하지만, 인텔은 Wildcat Lake의 전송 속도를 8 GT/s로 제한했습니다. 이 낮은 속도는 메인스트림 PCIe 4 SSD와 4K60 외부 디스플레이에 충분하면서도 비트 오류율을 줄여줍니다. 결과적으로 인텔은 특정 비트 정정 시스템을 제거할 수 있었고, 이는 설계를 더욱 단순화하고 비용을 낮추는 결과를 낳았습니다.

다이 축소 외에도 인텔은 OEM의 총 부품 목록(BOM)과 제조 수율에 초점을 맞춰 광범위한 모바일 SoC 경제성을 개선했습니다. 베이스 다리를 제거함으로써 원자재 비용을 절감하고 고급 패키징 요구사항을 피함으로써 수율률을 개선했습니다. SKU 바이닝은 엄격한 복구 전략을 따랐습니다. 결함이 있는 P코어는 Core 320 대신 Core 3 304와 같이 실행 가능한 SKU로 하향 조정되었지만, 핵심 설계 목표를 보존하기 위해 LPE 클러스터와 I/O 로직과 같은 중요한 구성 요소는 복구 시도에서 제외되었습니다. 목표는 고객이 실제로 구매할 스택을 제공하면서 수율을 극대화하는 것이었습니다.

인텔은 Wi-Fi 7과 USB PD 컨트롤러를 통합하여 OEM 통합 비용을 줄임으로써 광범위한 시스템 BOM도 최적화했습니다. 메모리 절약은 더 좁은 버스 폭과 8층 대신 6층 PCB를 사용하여 달성했습니다. 이러한 노력은 인텔이 예산형 노트북을 위해 모바일 공급망을 활용하려는 프로젝트 Firefly와 일치합니다. 주목할 만한 점은 인텔이 LPE 클러스터를 위한 전용 전원 레일을 포함했다는 것입니다. 이는 Wildcat Lake의 설계 목표를 직접적으로 지원하는 고비용 추가 항목이었으며, '저전력 아일랜드'로 명명된 LPE 클러스터는 모든 SKU에서 경량 워크로드의 대부분을 처리하여 각 변형 모델이 성능 코어를 하나 또는 두 개만 탑재함에도 불구하고 배터리 수명을 효과적으로 회복시킵니다.

Wildcat Lake는 MacBook Neo와 Snapdragon C와 같은 경쟁사가 사용하는 전통적인 N-1 예산형 설계 포인트에서 벗어나 최근 소비자 출시 제품들 사이에서 두각을 나타냅니다. 인텔의 최신 노드를 배포하고 오픈 인터커넥트 표준을 활용하여更低 가격대를 달성함으로써, 이 아키텍처는 2026년 Tom’s Hardware 혁신상을 수상했습니다.