Panmnesia, 패브릭 스위칭으로 CXL 규모 확대; Meta, CXL을 활용해 구형 DRAM 용도 변경.

한국의 반도체 팹리스 회사인 Panmnesia는 PCIe와 CXL을 통합한 융합 칩을 통해 CXL과 UAL/Ethernet 기술을 결합하여 CXL/UAL 통합을 향해 나아가고 있습니다. 동시에 Meta는 CXL을 활용하여 폐기된 서버에서 재활용한 오래된 DRAM을 새로운 시스템에 연결하여 메모리 용량과 시스템 성능을 향상시키고 있습니다.

CXL (Computer eXpress Link)는 처음에 PCIe 5.0 표준을 기반으로 서버 섀시 외부로 PCIe 버스를 확장하며, 현재는 PCIe 6세대 및 7세대를 포함하고 있습니다. CXL 스위치의 근본적인 과제는 CPU와 장치 사이에 스위치를 배치하면 이러한 시스템이 요구하는 메모리 접근 지연 시간을 충족하기 어렵다는 지속적인 인식이었습니다. 이러한 제약은 확장성 제한에도 불구하고 직접 연결된 Multi-Headed Devices (MHDs)가 표준으로 남도록 강요했습니다.

Panmnesia의 CEO인 Myoungsoo Jung은 다음과 같이 말했습니다: "CPU와 장치 사이에 스위치를 배치하면 이러한 시스템이 예상하는 메모리 접근 지연 시간을 충족하기 어렵다는 인식이 있었기 때문에, 직접 연결된 MHDs가 확장하기 어려웠음에도 불구하고 표준으로 남았습니다. 우리의 작업은 이것이 CXL 또는 CXL 스위치의 내재적 한계가 아니라 초기 단계 CXL의 특성이며, 표준과 그 주변 제품이 성숙함에 따라 사라지는 특성임을 보여줍니다. 우리의 차세대 CXL 컨트롤러를 탑재한 패브릭 스위치를 통해 확장성, 낮은 지연 시간 및 안정적인 성능이 함께 달성될 수 있습니다."

Panmnesia의 차세대 CXL 컨트롤러는 최적화된 설계를 특징으로 하며 각 장치에 할당된 포트 식별자를 사용하여 데이터를 전달하는 Port-Based Routing (PBR)을 사용합니다. 이는 초기 PCIe 및 CXL 설계에서 사용되는 Hierarchy-Based Routing (HBR)과 대조적이며, HBR은 장치를 트리와 같은 계층 구조로 제한합니다. PBR 접근 방식은 메시 상호 연결을 가능하게 하며, "패브릭" 스위칭이 그 이름을 유래하는 직포 토폴로지입니다. 새로운 스위치는 PBR 및 HBR 라우팅 방법을 모두 지원합니다.

이 컨트롤러는 아키텍처 혁신을 통해 지연 시간을 감소시킵니다. 초기 CXL 설계와 달리, 일반적으로 각 계층에서 별도의 버퍼를 유지하고 타이밍을 독립적으로 관리하여 상당한 동기화 오버헤드를 부과하는 것과 달리, Panmnesia의 컨트롤러는 계층 전체에서 버퍼를 공유하여 많은 불이익을 제거하고 지연 시간을 추가로 감소시키기 위해 계층별 최적화를 적용합니다. 테스트는 64개 노드까지 안정적인 성능 확장을 보여주었으며, CPU에 MHDs를 직접 연결하는 일반적인 접근 방식을 상당히 확대했습니다.

Panmnesia는 PCIe 6.4-CXL 3.2 Fusion Switch 칩을 사전 생산 단계에서 출시했으며, CXL 4.0 기능으로 컨트롤러를 발전시켜 이제 PCIe 7.0-CXL 4.0 Combo IP로 사용 가능합니다. 이 회사는 ISCA 2026에서 "A Silicon-Proven Unified Low-Latency CXL Controller and Port-Based Routing Switch for Memory-Centric Fabrics"라는 제목의 논문과 함께 이 작업을 발표했습니다.

Meta의 병렬 노력인 Vistara는 상호 보완적인 과제를 해결합니다. 이 기술은 폐기된 서버에서 DDR4 DIMMs을 재활용하여 CXL을 통해 새로운 시스템에 확장 메모리로 연결합니다. 이 접근 방식은 "재활용을 통한 거의 무비용의 메모리 확장, 더 높은 메모리 용량으로 인한 성능 향상, 그리고 감소된 탄소 발자국"을 제공합니다. 그러나 CXL 채택은 낮은 대역폭, 높은 지연 시간 및 높은 런타임 오버헤드로 제한되어 왔습니다. Meta의 운영 중인 확장 메모리는 로컬 메모리보다 약 10배 낮은 대역폭과 약 60% 더 높은 지연 시간을 나타냅니다. 대부분의 기존 CXL 솔루션은 DRAM을 컨트롤러와 함께 번들링하여 DIMM 재사용을 방지하고 DDR4 지원이 부족한 경우가 많습니다.

Meta의 하드웨어-소프트웨어 공설계는 이러한 제약을 해결합니다. 하드웨어 측면에서 팀은 DRAM 재사용, 전력 효율성 및 낮은 지연 시간에 최적화된 사내 CXL ASIC인 Vistara를 개발했습니다. 소프트웨어 측면에서 그들은 Transparent Page Placement (TPP)를 활용하는 최적화된 솔루션을 구축했으며, 각 워크로드에 대한 적절한 로컬-확장 메모리 비율을 결정하고 지연 시간에 민감한 애플리케이션에 대해 확장 메모리를 비활성화하는 등 워크로드별 구성을 자동화합니다.

결과는 상당합니다. Meta의 솔루션은 분산형 ML 추론에 대해 최대 25% 서버 수 감소, 분산 캐시에 대해 평균 지연 시간 29% 감소를 달성했습니다. Meta는 ISCA 2026에서 "Vistara: Making CXL Real—Full Path from ASIC Design and IS Support to Hyperscale Deployment"라는 제목의 논문에서 이 작업을 발표했습니다.

두 발표 모두 6월 29일 ISCA 2026 Industry Session에서 이루어졌으며, 이 컨퍼런스는 6월 27일부터 7월 1일까지 Raleigh, North Carolina에서 개최되었습니다.

Panmnesia 파트너는 sales@panmnesia.com으로 문의하여 PCIe 6.4-CXL 3.2 Fusion Switch 및 PCIe 7.0-CXL 4.0 Combo IP에 대한 사전 릴리스 칩 및 파일럿 시스템을 요청할 수 있습니다.