Panmnesia通过结构交换提升CXL规模；Meta使用CXL翻新旧DRAM。

韩国无晶圆代工半导体公司Panmnesia正在推进CXL和UAL/以太网融合技术，通过融合芯片集成PCIe和CXL作为迈向CXL/UAL统一的一步。与此同时，Meta正在利用CXL连接从服役结束的服务器回收的旧DRAM到更新的系统，提高内存容量和系统性能。

CXL（计算机高速链接）将PCIe总线扩展到服务器机箱外，初期基于PCIe 5.0标准，现已融合PCIe第6代和第7代。CXL交换机的根本挑战一直是一种持久的认知，即在CPU和设备之间放置交换机会使满足这些系统所需的内存访问延迟变得困难。这一约束迫使直接连接多头设备（MHD）仍然成为标准做法，尽管它们的可扩展性有限。

Panmnesia首席执行官Myoungsoo Jung表示："一直有一种认知认为，在CPU和设备之间放置交换机会使满足这些系统预期的内存访问延迟变得困难，因此即使直接连接的多头设备更难扩展，它们仍然是常规做法。我们的工作表明这不是CXL或CXL交换机的固有限制——这是早期CXL的特征，随着标准和相关产品的成熟，这一特征会逐渐消退。通过采用搭载我们下一代CXL控制器的架构交换机，可扩展性、低延迟和稳定性能可以结合在一起。"

Panmnesia的下一代CXL控制器具有优化的设计，采用基于端口的路由（PBR），通过分配给每个设备的端口标识符转发数据。这与早期PCIe和CXL设计中使用的基于层级的路由（HBR）形成对比，后者将设备限制在树形层级中。PBR方法支持网格互连——编织布式拓扑，这也是"架构"(fabric)交换名称的来源。新交换机支持PBR和HBR两种路由方法。

控制器通过架构创新实现延迟降低。与早期CXL设计不同，后者通常在每一层维护单独的缓冲区并独立管理时序——造成大量同步开销——Panmnesia的控制器跨层共享缓冲区，消除了大部分这种开销，并应用各层优化进一步降低延迟。测试表明性能稳定扩展到多达64个节点，大幅扩展了通常将多头设备直接连接到CPU的方法。

Panmnesia已发布PCIe 6.4-CXL 3.2融合交换机芯片的量产前版本，并用CXL 4.0功能推进了控制器，现提供PCIe 7.0-CXL 4.0组合IP。该公司在ISCA 2026大会上展示了这项工作和题为《面向内存为中心架构的硅验证统一低延迟CXL控制器和基于端口的路由交换机》的论文。

Meta的平行工作是Vistara，解决了一个互补的挑战。该技术回收来自服役结束服务器的DDR4 DIMM，通过CXL将其作为扩展内存连接到更新的系统。这种方法提供"通过回收实现近乎零成本的内存扩展、更高内存容量带来的性能提升和降低的碳足迹"。然而，CXL的采用受到低带宽、高延迟和高运行时开销的限制——Meta在生产中部署的扩展内存带宽大约低10倍，延迟大约高60%相比本地内存。大多数现有CXL解决方案将DRAM与控制器集成，防止DIMM重用，且通常缺乏DDR4支持。

Meta的硬件软件协同设计解决了这些约束。在硬件方面，团队开发了内部CXL ASIC Vistara，针对DRAM重用、功率效率和低延迟优化。在软件方面，他们利用透明页面放置（TPP）构建了优化的解决方案，为每个工作负载确定适当的本地内存到扩展内存的比例，并自动化各工作负载配置，包括为延迟敏感应用禁用扩展内存。

成果是显著的。Meta的解决方案在分布式机器学习推理中实现了最多25%的服务器数量减少，在分布式缓存中实现了平均延迟的29%降低。Meta在ISCA 2026大会上展示了这项工作，论文题为《Vistara：使CXL真正可用——从ASIC设计和IS支持到超大规模部署的完整路径》。

两个演讲均在6月29日的ISCA 2026行业会议上进行，该会议在北卡罗来纳州罗利举行，时间为6月27日至7月1日。

Panmnesia的合作伙伴可以通过联系sales@panmnesia.com请求PCIe 6.4-CXL 3.2融合交换机和PCIe 7.0-CXL 4.0组合IP的量产前芯片和试点系统。