Google和Amazon支持Intel的EMIB封装用于推理工作负载,而Nvidia继续采用TSMC的CoWoS进行训练。

过去两年，AI 芯片供应链中已经悄然形成一道分裂：英伟达旗舰级训练处理器继续依赖台积电的 CoWoS，而谷歌、亚马逊、思科、SpaceX 和特斯拉已承诺将英特尔的嵌入式多芯片互连桥接技术（EMIB）用于其推理级芯片和定制 AI 处理器。这种分化并非源于产能限制，而是源于根植于基础工程几何特性的工作负载评估。

直到最近，台积电的 CoWoS 还是唯一可行的大规模封装选项，而获得 CoWoS 产能分配代表着竞争壁垒。非英伟达客户的交货周期仍在 52 到 78 周，台积电的产能已售出至 2026 年及 2027 年初。超大规模云服务商的 ASIC 团队并未无限期排队，而是研究了他们的芯片实际需求——结果发现英特尔的方案更自然地满足这些需求，成本更低，且采用 CoWoS 无法有效服务的封装尺寸。

英伟达 Blackwell 和 Rubin 等训练加速器持续进行矩阵乘法运算，规模庞大，数据在计算单元和高带宽内存之间循环速率高达每秒万亿字节。CoWoS 的完整硅中介层——具有数千个铜填充硅通孔，在逻辑芯片和堆叠内存之间提供最密集的电气连接——是为这种工作负载量身定制的。

推理加速器和超大规模云服务商的定制芯片有不同的需求。它们需要在单个封装中集成更多的内存堆栈和计算芯片，以处理运行许多并发请求的并行生产推理工作负载。在更大的封装尺寸和更高的体积下——据报道谷歌向英特尔订购的 2028 年 TPU 超过 300 万个单位——CoWoS 的成本和几何特性变成了问题。

EMIB 将小型硅桥直接嵌入有机封装基板中，仅在相邻芯片需要高速数据交换的地方。与 CoWoS 不同，没有跨越整个封装底面的硅层，也没有必须单独构建、切割和键合的单独重布线层中介层。这一消除减少了组装复杂性（CoWoS 需要两个键合步骤；EMIB 需要一个），降低了主要成本驱动因素（硅中介层占 CoWoS 封装成本的 40 至 60%），并消除了限制 CoWoS 封装尺寸的圆晶圆几何约束。

CoWoS 中介层在标准 300mm 圆形晶圆上制造。矩形 AI 加速器封装——现已超过光罩极限的 5.5 倍，约 4,700 平方毫米——每个晶圆仅产出一到两个中介层，基板利用率约 60%。英特尔的 EMIB 桥位于有机封装基板内，基板为矩形面板（约 510mm × 515mm），可无几何损耗地装配矩形封装，利用率接近 90%。随着每一代封装尺寸增大，CoWoS 的几何劣势加剧，而 EMIB 的优势按比例扩大。这一结构性机制解释了英特尔 50% 成本优势声称的原因，以及为何这一优势不会随着芯片复杂度的增加而缩小。

台积电的 CoWoS-L 变体——为 Blackwell 和 Rubin 供电——通过混合设计部分解决了这一问题：有机重布线层配合仅在必要处嵌入的小型"局部硅互连"桥接。CoWoS-L 可扩展至光罩极限的 5.5 倍（约 4,720 平方毫米），路线图规划在 2027 年达到光罩极限的 9.5 倍（约 8,150 平方毫米）。然而，重布线层仍在圆形 300mm 晶圆上制造，延续了几何问题。

英特尔的 EMIB-T 已支持超过光罩极限 8 倍的封装（约 6,860 平方毫米）——领先台积电当前上限——路线图规划到 2028 年支持超过光罩尺度 12 倍的封装，可容纳 24 个或更多 HBM 堆栈和 38 个或更多 EMIB-T 桥接连接。EMIB-T 在嵌入式桥接中添加了硅通孔用于垂直功率传输，可支持下一代 AI 芯片所需的多千瓦级封装功率预算。

多年来，在台积电产能瓶颈始于 2023 年以后，EMIB 原则上仍具有可信度，但在超大规模云服务商所需的体量和良率方面未经验证。2026 年 7 月中旬，KeyBanc 资本市场的供应链检查表明 EMIB-T 良率已达到约 98%——较几周前的约 90% 有所上升，超过了超大规模体量商业可行性所需的大批量生产良率标准。封装 AI 芯片包含高价值逻辑芯片和多个高带宽内存堆栈；一个失败的封装意味着其内部的所有组件都会损失。良率超过 98% 可以控制这一损失，使其可管理。