台积电披露了于2030年开始部署高数值孔径极紫外光刻技术的计划，A10或A11工艺被确定为主要候选方案。

多年来，台积电（TSMC）对其采用数值孔径为0.55的极紫外（EUV）光刻技术——即高数值孔径极紫外光刻（High-NA EUV）的计划保持沉默。内部开发团队在不依赖价值4亿美元的高数值孔径扫描仪的情况下，成功推进了工艺技术。然而，台积电无法再无限期地依赖低数值孔径EUV系统。本周，该公司正式宣布将于2030年开始使用高数值孔径EUV光刻技术。

台积电并未正式指定首个采用高数值孔径EUV的制造节点，但2030年的时间表凸显了几个潜在候选者。公司指出，随着制造工艺技术的日益复杂，使用高数值孔径EUV处理的层数将逐渐增加。这一趋势由日益复杂的晶体管架构驱动，可能预示着未来将更多地采用全环绕栅极（GAA）晶体管和互补场效应晶体管（CFETs）的先进实现方案。

台积电计划于2030年启动使用高数值孔径EUV工具的大规模量产，采用传统的6×6英寸光掩模。2031年，公司将建立一条运行6×12英寸光掩模的中试线，目标是在2033年前将完整的6×12英寸高数值孔径光刻系统集成到先进节点的量产中。

高数值孔径EUV工具提供8纳米的单次曝光分辨率，而目前的低数值孔径EUV系统提供的分辨率为13纳米。然而，当与标准的6×6英寸光掩模配合使用时，高数值孔径扫描仪的曝光场面积仅为前代低数值孔径系统的一半，这使得大尺寸芯片的制造变得复杂。因此，开发大型AI加速器的芯片制造商必须选择拼接多个曝光场或采用多芯粒架构，这两种方案都会给设备生产率和功耗带来额外的挑战。为了克服6×6英寸掩模的限制，台积电正与阿斯麦（ASML）合作，为行业准备6×12英寸光掩模。

扩大光掩模尺寸是一项复杂的任务，需要对整个生态系统进行更新，涵盖电子设计自动化（EDA）软件以及掩模制造、写入和处理设备。这一转变需要全行业的协调努力。阿斯麦对此次过渡持乐观态度，并指出英特尔、台积电和三星提供了强有力的支持。

“我们预计，随着器件缩放路线图的发展，高数值孔径EUV的采用将逐步增加，首先使用当前的6英寸掩模，随后进一步得到12英寸掩模的支持，这将提高扫描仪的生产率，并使行业能够满足对更小、更快、更节能芯片的需求。”阿斯麦总裁兼首席执行官克里斯托夫·富凯（Christophe Fouquet）表示，“我们对半导体制造商、掩模供应商和合作伙伴对该倡议的强劲初始支持感到高兴。”

围绕台积电部署高数值孔径EUV最受关注的问题是，哪个工艺节点将率先使用该技术。根据台积电公布的路线图，A10或A11（1纳米/1.1纳米级节点）似乎是将高数值孔径EUV扫描仪部署在最关键层级的最强候选者。台积电目前将其路线图结构化为面向客户的年度节点（N2、N2P、N2X、A14、A13）和大致每两年发布一次的高性能节点（2027年的A16，随后是2029年的A12）。公司已确认，定于2029年推出的A12和A13将继续依赖传统EUV光刻技术。

由于A13是A14的光学缩小版，仅使晶体管密度提高了6%，且未公布性能和功耗的提升幅度，其2030年的后继节点需要提供显著更大的进步。因此，合乎逻辑的推测是，A13的后继节点——无论被命名为A11还是A10——都将采用先进的光刻技术和/或台积电第三代纳米片GAA晶体管。这些创新旨在实现明显更高的晶体管密度，同时带来有意义的性能和功耗改进。当然，在获得官方确认之前，这仍属于推测。