TSMC가 A14 공정 기술에서 상당한 수율 및 성능 개선을 발표했으며, N2 대비 빠르게 진행 중이고 주요 AI/HPC 고객의 관심을 획득하고 있습니다.
TSMC의 A14(1.4nm급) 공정이 지난 3개월간 빠른 진전을 이루었으며, 이번 주 실적 발표에서 제공한 회사 업데이트에 따르면 동일한 개발 단계의 N2보다 훨씬 앞서 있습니다. 이 기술은 스마트폰과 AI/HPC 애플리케이션 모두에서 강한 고객 관심과 참여를 받고 있습니다.
TSMC의 최고경영자인 C.C. Wei는 애널리스트 및 투자자들과의 실적 발표에서 "A14 기술 개발이 계획대로 진행 중이며 좋은 진전을 보이고 있습니다. 내부 제품형 시제품이 약 90%의 기기 성능과 약 90%의 256Mb SRAM 수율을 입증했습니다"라고 말했습니다.
2028년 하반기 양산 진입이 예상되는 A14는 성능 및 수율 개선 측면에서 빠른 진전을 보이고 있습니다. 올해 4월 회사는 생산 공정이 85% 이상의 목표 트랜지스터 성능과 80% 이상의 256Mb SRAM 수율을 달성했다고 공개했습니다. 약 3개월 후, 두 수치 모두 약 90%에 근접했으며, 이는 기기 성능에서 약 5%, SRAM 수율에서 거의 10%의 향상을 시사합니다.
비교를 위해, TSMC의 N2는 2023년 4월에 256Mb SRAM 테스트 칩에서 80% 이상의 목표 기기 성능과 50% 이상의 수율을 보였습니다. 2024년 4월까지 공정은 90% 이상의 목표 기기 성능과 80% 이상의 SRAM 수율로 발전했습니다. 개발 궤적이 직접 비교할 수는 없지만, 이러한 수치들은 A14가 유사한 개발 단계에서 N2보다 상당히 빠르게 성숙하고 있음을 시사합니다.
유사한 단계에서 N2의 상대적으로 느린 성숙화에 비해 A14의 매우 빠른 진전은 적어도 부분적으로 GAA(Gate-All-Around) 나노시트 트랜지스터에 대한 TSMC의 증가하는 경험에 기인할 수 있습니다. 2023년에 회사는 N2가 이러한 구조를 채택한 첫 번째 공정 기술이었기 때문에 GAA 나노시트 트랜지스터 생산에 대한 충분한 경험을 거의 보유하지 못했습니다. 이와 대조적으로, A14는 TSMC의 2세대 GAA 소자에 의존하므로 N2의 개발 및 양산 단계에서 축적된 트랜지스터 설계 개선, 공정 정제 및 제조 전문 지식의 이점을 누릴 수 있습니다.
TSMC가 A14와 N2로 많은 수율 제한 요소를 제거한 것으로 보이지만, 높은 256Mb SRAM 수율은 단지 충분히 낮은 결함 밀도와 매우 반복적인 테스트 구조 전반에 걸친 좋은 공정 균일성을 나타낼 뿐이며, 상용 프로세서의 기능적 또는 매개변수적 수율을 직접 나타내지는 않습니다. 그럼에도 불구하고, 예상되는 양산 시작까지 약 2.5년 떨어진 약 90%의 기기 성능과 약 90%의 256Mb SRAM 수율은 TSMC의 A14 진전을 N2보다 훨씬 앞서 있게 만듭니다. 이러한 진전은 고객 설계가 준비되어 있다면 TSMC가 A14를 사용한 대량 생산(HVM)을 예정보다 먼저 시작하거나 평소보다 더 나은 기능적 및 매개변수적 수율로 HVM을 시작할 수 있게 해줄 수 있습니다.
Wei는 고객들이 A14 설계를 일정보다 먼저 테이프아웃하려고 노력하고 있다고 지적했으며, 이는 좋은 신호입니다. A14가 Super Power Rail 백사이드 전력 공급이 부족하다는 사실에도 불구하고, 이는 클라이언트 프로세서뿐만 아니라 AI/HPC 애플리케이션에도 채택될 예정입니다.
Wei는 "우리는 스마트폰과 HPC/AI 애플리케이션 모두에서 강한 수준의 고객 관심과 참여를 관찰하고 있으며, 고객의 새로운 탭아웃 활동이 진행 중이고 일정보다 앞서 있습니다"라고 말했습니다.
A14는 TSMC의 차세대 공정 기술로, 회사의 2세대 GAA 나노시트 트랜지스터와 새로운 표준 셀 아키텍처를 결합하여 성능, 전력 효율 및 트랜지스터 밀도를 개선합니다. N2와 비교하여 TSMC는 A14가 동일한 전력 및 트랜지스터 수에서 10%-15%의 성능 향상을 제공하거나 동일한 주파수 및 복잡도에서 25%-30%의 전력 소비 감소를 기대합니다. 이 노드는 또한 혼합 설계의 경우 약 20%, 로직의 경우 23%의 트랜지스터 밀도 증가로 예상됩니다.