Tesla는 학습용 Dojo D3와 추론용 SI6 가속기를 포함한 AI 가속기 로드맵을 공개했으며, 이 가운데 Dojo D3는 향후 궤도 데이터센터에 투입될 수 있다고 밝혔다. 회사는 '초지능(Super Intelligence)' 추진의 일환으로 새로운 'SI' 브랜드를 도입했다.

테슬라는 개정된 AI 가속기 로드맵을 공개했으며, 이를 통해 회사의 칩 개발 방향이 드러났다. 일론 머스크가 이끄는 이 회사는 6세대 추론 가속기가 현재 4세대 칩 대비 80배의 연산 성능을 제공할 것으로 예상하고 있다. D3 학습 가속기는 SRAM 중심 구조에서 벗어나 HBM을 적층한 멀티 칩렛 설계로 전환된다. 테슬라는 또한 AI 가속기에 "초지능(super intelligence)"이라는 용어를 도입하여 "SI" 명칭으로 변경했다. 머스크는 최근 같은 이유로 SpaceXAI의 명칭도 SpaceXSI로 바꾼다고 확인했다.

> 2026년 11월 4일자 한 소셜 미디어 게시물은 이 변화를 언급했다. "잠깐만요… 저는 @elonmusk의 테슬라 칩이 AI4, AI5, AI6라고 알고 있었는데, 이번 최신 발표에서는 SI4, SI5, SI6로 표기되어 있네요. 그러다 생각났습니다. 트럼프 대통령이 '인공지능(AI)'을 '초지능(SI)'으로 대체하고 싶어 한다는 것을요. 일론 머스크도 이미 새로운 용어를 받아들이고 있는 것 같습니다."

**로드맵 사양**

| 사양 | HW3 / AI3 | SI4 / HW4 | SI5 / AI5 | SI6 / AI6 | Dojo D1 | Dojo D3 |

|---|---|---|---|---|---|---|

| 용도 | 추론 | 추론 | 추론 | 추론 | 학습 | 학습 |

| 공정 기술 | Samsung 14nm | Samsung 7nm | TSMC 3nm / Samsung 2nm | 2nm급 | TSMC 7nm | 미정 |

| 아키텍처 | 모놀리식 | 모놀리식 | MCM | MCM | SoW | 칩렛 |

| 패키징 | FCBGA | FCBGA | MCM | MCM | InFO_SoW (학습 타일) | 2.5D + 3D |

| 메모리 유형 | LPDDR4 | GDDR6 | GDDR6/GDDR7 (?) | GDDR7 (?) | 온칩 SRAM | 적층 HBM |

| 메모리 용량 | 8 GB | 16 GB | 96 GB | 144 GB | 다이당 440 MB SRAM; 웨이퍼당 11 GB SRAM | 미정 |

| 메모리 대역폭 | 약 68 GB/s | 약 224 GB/s | 미정 | 미정 | 약 10 TB/s (온칩) | 미정 |

| SI4 대비 성능 | — | 1X | 40X | 80X | — | — |

| 추정 연산 성능 (TOPS) | 72 TOPS | 216–576 | 8,640–23,040 | 17,280–46,080 | 362 TFLOPS | 미정 |

| 추정 연산 성능 (POPS) | 0.072 | 0.216–0.576 | 8.64–23.04 | 17.28–46.08 | 0.362 PFLOPS | 미정 |

| 상태 | 레거시 | 양산 | 양산 임박 | 개발 중 | 중단 | 개발 중 |

**Dojo D3: 더 이상 웨이퍼 단위 통합은 없는가?**

테슬라 AI 하드웨어 로드맵에서 아마도 가장 흥미로운 전개는 자체 개발 Dojo 학습 가속기의 부활일 것이다. 머스크는 2025년 8월 웨이퍼 단위 Dojo 프로젝트를 취소했으며, 2026년 8월에는 SpaceX와 xAI가 지상 및 우주 데이터센터 모두에서 Nvidia 하드웨어만 사용할 것이라고 말했다. 그럼에도 3세대 Dojo는 첫 두 세대인 Dojo D1, Dojo D2와 상당히 다를 것이다.

테슬라는 차세대 Dojo 3(D3) 학습 가속기를 2.5D 및 3D 패키징과 적층 HBM을 결합한 칩렛 기반 설계로 설명한다. 이는 분산 온칩 SRAM에 의존하고 웨이퍼 규모 패키징으로 11 GB SRAM을 갖춘 25개의 D1 프로세서를 연결했던 원래 Dojo D1 시스템온웨이퍼 아키텍처에서 크게 벗어난 것이다. HBM 채택은 테슬라가 메모리 용량을 대폭 늘리려는 의도를 시사한다. 현대 AI 모델은 매개변수, 활성화 값, 중간 데이터를 저장하기 위해 막대한 양의 메모리를 소비하며, 용량 측면에서 SRAM은 매력적이지 않기 때문이다. HBM은 메모리 확장을 단순하게 만들지만, 지연 시간, 대역폭, 패키징, 전력 측면에서 다른 절충점을 가져온다. 회사가 웨이퍼 규모 통합을 완전히 포기했는지는 여전히 불분명하다.

한편으로는 웨이퍼 규모 패키징으로 상호 연결된 로직 다이 위에 맞춤형 HBM 모듈을 적층할 수도 있다. 다른 한편으로 웨이퍼 단위 통합은 비용이 많이 들며, SRAM 중심 아키텍처처럼 특정 용례에서만 타당하다. 웨이퍼 규모 로직 다이 위에 HBM을 적층하면 설계 복잡성, 냉각 문제, 제조 복잡성(수율 저하 가능성), 장기 신뢰성 문제, 그리고 궁극적으로 비용이 추가된다. 이러한 문제 대부분은 중복 설계와 공정 개선으로 해결할 수 있지만, 모든 것이 비용을 수반하므로 D3에서는 웨이퍼 규모화 가능성이 낮아 보인다.

테슬라는 아직 D3의 연산 성능, 메모리 용량, 제조 공정, 개발 일정을 공개하지 않았다. 회사는 Dojo D3가 "우주, 학습 및 확장"에 최적화될 것이라고 밝혔는데, 이는 준수한 성능과 손쉬운 확장성을 시사하며, 웨이퍼 규모 패키징보다는 보다 기존의 가속기 아키텍처를 가리킨다. 더욱 흥미로운 점은 D3가 우주 환경 배치에도 최적화될 예정이라는 것으로, 이는 적어도 일부 SKU에 대해 방사선 내성 설계가 적용된다는 뜻일 가능성이 크다.

**SI6: 수년 내 HW4 대비 80배 성능**

또 다른 주목할 점은 테슬라 6세대 추론 가속기(SI6)의 대략적인 연산 성능이다. HW4 대비 80배의 연산 성능 향상과 9배의 메모리를 제공한다. HW4 성능을 어떻게 측정하느냐에 따라 이는 17,280–46,080 TOPS(초당 조 단위 연산), 또는 17.28–46.08 POPS(초당 천조 단위 연산)에 해당하지만, SI6가 지원하는 데이터 형식에 대해서는 아무것도 알려지지 않았다. 이는 추정치이므로 신중하게 받아들여야 한다. 참고로 Nvidia의 Rubin GPU는 추론용 50 NVFP4 PFLOPS, 학습용 35 NVFP4 PFLOPS, 17.5 FP8/FP6 PFLOPS를 제공한다. Rubin은 현재 고객에게 출하되고 있지만, SI6는 2029~2030년 출시 예정이다.

현재 자동차에 탑재된 테슬라의 4세대 추론 프로세서(원래 HW4로 불렸다가 AI4로 개명되었고, 이후 SI4로 변경됨)는 Samsung Foundry가 7nm급 공정으로 생산하며, 기존의 플립칩 볼 그리드 어레이(FCBGA) 패키징에 의존한다. (유출된 테슬라 슬라이드에는 오류가 있어 5nm급 공정으로 표기되어 있다.) 이 칩은 아마도 16 GB의 GDDR6 메모리를 탑재하고 있을 것이다. 테슬라는 이 프로세서를 완전자율주행(FSD) 기술의 현재 기준으로 설명하며, 이것이 향후 세대의 기준점이 된다. 테슬라는 칩의 절대적인 연산 성능, 메모리 용량, 전력 소비를 공식적으로 밝히지 않아 비교가 어렵다. 머스크는 HW4가 공식적으로 72 TOPS로 평가된 HW3보다 3배에서 8배 더 강력하다고 밝혔으며, 이는 216–576 TOPS 규모의 ASIC을 시사한다(추정치).

슬라이드는 차세대 5세대 추론 가속기인 SI5(HW5, AI5로도 불림)가 각각 TSMC와 Samsung Foundry에서 3nm급 및 2nm급 공정으로 생산되며, HW4에서 사용된 기존 패키징에서 벗어나 멀티칩 모듈(MCM) 설계를 채택할 것임을 확인한다. 테슬라는 SI5가 HW4 대비 40배의 성능 향상을 제공할 것으로 예상한다. 머스크에 따르면, 이는 더 조밀한 공정 기술과 더 많은 실행 유닛에 따른 8배의 연산 능력 증가와, 실리콘 최적화에 따른 5배의 성능 향상에서 나온다. HW4 성능을 어떻게 산정하느냐에 따라 이는 8,640–23,040 TOPS(추정치)에 해당한다. SI5의 소비 전력은 용도에 따라 250W에서 800W 사이로 예상되므로, 이 단계의 성능 추정치는 특별히 신뢰하기 어렵다. 이 프로세서는 또한 전작의 6배에 해당하는 96 GB의 메모리를 탑재한다. GDDR6를 쓰는지 GDDR7를 쓰는지에 따라 SI5의 메모리 대역폭은 768 GB/s에서 1,536 GB/s 사이가 될 수 있다.

SI6는 연산 성능을 HW4의 80배로 높이고, 현행 세대 프로세서의 8배에 달하는 메모리를 제공할 예정이다. HW4 성능을 어떻게 산정하느냐에 따라 이는 17.28–46.08 POPS에 해당할 수 있으며, 144 GB의 메모리는 AI 가속기로서 상당한 용량이다.

테슬라는 Samsung Foundry와 2033년까지 6세대 추론 가속기를 생산하는 계약을 이미 체결했으며, 새 슬라이드는 이 칩이 2nm급 공정을 사용할 것임을 보여준다. 칩의 출시 시기가 2029~2030년이고 Samsung의 최근 업데이트된 파운드리 로드맵을 고려하면, 차량용 등급인 SF2A, 성능 강화형 SF2P, 또는 후면 전력 공급을 적용한 SF2Z가 사용될 가능성이 크다. 특히 테슬라는 2030년대에 Intel 14A 공정을 사용하는 Terafab에서 SI6를 생산할 계획이 없다.

SI6는 AI5/SI5/HW5에서 도입된 MCM 방식을 유지할 것이다. 이는 합리적인 선택으로, 테슬라가 5세대 가속기에서 쌓은 경험을 기반으로 삼으면서도 패키징 비용을 적정 수준으로 유지할 수 있게 해준다. 많은 자동차 제조사가 차세대 시스템인패키지(SiP)에 멀티 칩렛 설계와 HBM을 검토하고 있으며, 이는 비용을 높일 것이다. 테슬라가 언제 추론 가속기에 HBM을 채택할지는 아직 지켜봐야 하지만, SI6에서는 아마 아닐 것이다.