Cognichip는 자사의 AI 기반 프로그램이 칩 설계 기간을 수개월에서 수일로 단축할 수 있다고 밝혔다. 최고제품책임자(CPO)는 노동 집약적인 작업을 자동화하는 것이 이러한 성과의 원동력이라고 설명했다.

AI 열풍 속에서 특히 성과가 큰 연구 분야 중 하나는 Cadence Maestro와 같은 전자 설계 자동화(EDA) 도구에서 AI를 활용하는 워크플로입니다. 이 목적을 위한 기반 모델을 개발하는 기업 중 하나가 Cognichip이며, 이 회사는 9월에 반도체 엔지니어링을 위해 특별히 개발한 독자적 AI 모델 세트인 Artificial Chip Intelligence(ACI)를 출시했습니다. ACI는 반도체 물리학과 칩 설계 원리를 아우르는, 회사가 "업계 최대 규모의 학습 데이터셋"이라고 부르는 데이터를 기반으로 합니다.

ACI Enterprise는 Cognichip의 배포형 플랫폼입니다. 이 플랫폼은 이러한 특화 모델에 에이전트형 워크플로, 프로젝트 메모리, AI 추론을 위한 컴퓨팅 인프라를 결합합니다. 회사는 ACI의 접근 방식을 자기 학습 플라이휠이라고 설명합니다. 이는 사양, 레지스터 전송 수준(RTL) 코드, 검증 결과를 하나로 묶어 전력, 성능, 면적(PPA) 목표를 Pareto 한계까지 충족하는 설계를 만들어 내는, 지속적으로 진화하는 설계 환경입니다. 우리는 Cognichip과 대화를 나누며 더 자세한 내용을 알아보았습니다.

"우리 데이터셋에는 직접 설계한 것이든 합성 기술로 생성한 것이든, 1,000만 개가 넘는 학습 샘플이 있다고 생각합니다." Cognichip의 최고제품책임자 Stelios Diamantidis는 Tom's Hardware Premium과의 인터뷰에서 이렇게 말했습니다. "우리는 반도체 설계를 위한 합성 학습 샘플을 만드는 새로운 방법을 고안했습니다. 특히 중요한 점은, 이렇게 특성이 정의된 데이터 샘플을 확보한 지금, 그 데이터를 담아낼 새로운 모델을 만들어야 했고, 학습 데이터를 모델에 대응시킬 새로운 학습 파이프라인도 고안해야 했다는 것입니다."

**자기 학습 플라이휠**

Cognichip에 따르면 ACI는 사양을 분석하고, 마이크로아키텍처 옵션을 탐색하고, RTL을 생성하고, 설계를 검증하고, 기능상의 문제를 찾아 수정하며, PPA 목표에 맞게 설계를 최적화할 수 있습니다. 또한 기존 IP 모듈을 통합하고 FPGA 구현물을 만들 수도 있습니다. 원칙적으로 ACI를 사용하면 엔지니어는 제품 요구사항과 아키텍처 결정에 집중하고, 로직 구현과 검증 작업의 상당 부분은 시스템이 처리하게 됩니다.

"사양을 만들고, RTL을 만들고, PPA를 추정하고, 최적화를 수행하고, 검증을 실행하는 것, 전부 말입니다." Diamantidis는 엔지니어가 선호하는 설계를 고르기 전에 ACI가 여러 아키텍처 대안을 어떻게 개발하고 평가할 수 있는지 설명하며 이렇게 말했습니다. "우리는 설계자를 검증 엔진으로 만들려고 하지 않습니다. 우리 시스템은 자체 검증을 수행하므로, 설계자는 설계에 집중하고, 우리 시스템은 작업을 수행할 뿐 아니라 그 작업을 검증까지 하기를 바랍니다."

ACI가 자기 학습 플라이휠로 작동하기 때문에, Cognichip은 엔지니어가 전체 개발 과정을 처음부터 다시 시작하지 않고도 이전의 아키텍처 결정을 다시 검토하고 설계를 수정할 수 있다고 주장합니다.

"아키텍처, 마이크로아키텍처, RTL, 인지 시스템 안의 모든 추상화 수준이 정렬되어 있어서, 마이크로아키텍처의 변경은 사실상 자동으로 RTL에 반영되고, 그 반대도 마찬가지입니다." Diamantidis가 설명했습니다. "RTL의 변경 역시 자동으로 마이크로아키텍처에 반영됩니다."

Cognichip은 Renesas와 SiTime을 포함해 40개가 넘는 고객 프로젝트에 참여했다고 밝혔습니다. 회사에 따르면 이러한 프로젝트는 마이크로컨트롤러와 암호화 엔진부터 네트워킹 프로세서, RISC-V CPU, AI 가속기에 이르기까지 매우 다양한 칩 설계에 걸쳐 있습니다.

ACI의 역량을 보여주기 위해 Cognichip은 이름이 공개되지 않은 한 선도적인 팹리스 반도체 기업과 진행한 평가를 제시합니다. 고객은 기존의 55페이지 분량 마이크로아키텍처 사양서를 제공했고, ACI는 이를 바탕으로 아키텍처 옵션을 탐색하고, RTL을 처음부터 개발하고, 미들웨어 및 기타 구성 요소를 통합했습니다. 시스템은 또한 SystemVerilog 테스트벤치를 생성하고, 시뮬레이션을 실행하고, 오류를 찾아 수정했으며, UVM 커버리지 90% 이상으로 기능 검증 종료(closure)를 달성했다고 회사는 주장합니다. Cognichip에 따르면 전체 과정은 단 10일이 걸렸고 엔지니어 한 명만 필요했습니다. 동일한 작업을 기존 방식으로 수행하려면 전체 프런트엔드 설계팀과 약 20주가 필요하다고 회사는 설명합니다.

몇 가지 중요한 단서가 있습니다. 첫째, 고객이 이미 상세한 55페이지 분량의 마이크로아키텍처 사양서를 제공했으므로, 플랫폼은 백지 상태에서 시작하지 않았습니다. 둘째, Cognichip은 설계의 복잡도를 공개하지 않았기 때문에 실제로 얼마나 많은 작업이 처리되었는지 평가하기 어렵습니다. 마지막으로, 보고된 가속 효과는 칩 개발 전체 과정이 아니라 프런트엔드 엔지니어링에 적용된 것입니다. 칩 개발에는 물리적 구현, 테이프아웃, 제조, 실리콘 검증도 포함되기 때문입니다.

**매우 정교한 추측과 예측 만들기**

기능을 개발하는 것, 검증된 RTL을 만드는 것, 칩 설계를 제조용으로 준비하는 것 사이에는 상당한 차이가 있습니다. ACI는 마이크로아키텍처를 개발하고, RTL을 생성하고, PPA를 위해 설계를 최적화할 수 있지만, 플랫폼이 물리적 구현을 수행하지는 않습니다. 플로어플래닝, 배치 및 배선, 클록 트리 합성, 물리 검증, 사인오프 같은 작업에는 여전히 Cadence, Synopsys, Siemens EDA 같은 기업의 기존 EDA 도구가 필요합니다.

"지금 우리는 물리적 구현을 하지 않습니다." Diamantidis가 말했습니다. "그래서 배치 및 배선[…]은 우리 시스템 바깥에서 이루어집니다."

이러한 차이는 중요합니다. 추정된 PPA 목표를 충족하는 아키텍처라도 물리적 구현 이후에는 그 목표를 달성하지 못할 수 있기 때문입니다. 예를 들어 1GHz에서 15W를 소비할 것으로 예상된 설계가, 엔지니어가 상호 연결 지연, 클록 분배, 버퍼링 요구 사항, 혼잡, 기타 물리적 효과를 고려하면 20W에서 800MHz에 그칠 수도 있습니다. 이러한 불일치는 RTL이나 심지어 기본적인 아키텍처 요소의 변경을 요구할 수 있으며, 그 뒤에는 또 한 차례의 검증과 물리적 구현이 뒤따릅니다. 경우에 따라 이러한 반복은 몇 주 또는 몇 달의 엔지니어링 시간을 소모할 수 있습니다.

"그 주기는 시간 측면에서 매우 비쌉니다." Diamantidis가 말했습니다. "설계 경계를 넘나들어야 하고, 실행 시간도 아주 길기 때문입니다."

Cognichip은 ACI가 물리적 구현이 시작되기 전에 아키텍처 결정이 가져올 물리적 결과를 예측함으로써 이러한 비용이 큰 반복을 줄일 수 있다고 주장합니다. Diamantidis에 따르면, 회사는 내부에서 개발하고 특성을 정의한 반도체 설계로 모델을 학습시켰으며, 이를 통해 ACI는 프런트엔드 개발 단계에서 PPA 특성을 추정하고 잠재적인 아키텍처 상충 관계를 식별할 수 있습니다.

"우리는 물리적 스택 전체를 이해하는 가시성을 바탕으로 모델을 학습시켜, 프런트엔드 설계 단계에서 모델이 PPA를 예측할 수 있게 했습니다. 물리적 구현으로 넘어가기 전에 이러한 상충 관계를 식별할 수 있습니다."

예를 들어 ACI는 성능을 희생하는 대신 전력 소비를 줄이기 위해 독립된 FIFO 두 개를 하나의 시분할 FIFO로 대체하는 것을 권장할 수 있습니다. Diamantidis는 이 가상의 시나리오를 들어, 엔지니어가 특정 구현에 전념하기 전에 플랫폼이 아키텍처 대안을 어떻게 평가할 수 있는지 설명했습니다.

"여기서 전력을 아끼고 싶은데 주파수를 10% 희생해야 한다면, 서로 다른 두 작업을 위해 가지고 있는 FIFO 두 개를 합쳐 하나의 FIFO로 만들고, 두 기능을 그 하나의 FIFO에서 시분할로 처리하면 됩니다." Diamantidis가 설명했습니다.

Cognichip은 ACI가 이러한 변경의 즉각적인 PPA 결과뿐 아니라, 물리적 구현에 미칠 잠재적 영향까지 추정할 수 있다고 주장합니다.

"이러한 상충 관계는 이제 보이게 됩니다. 우리는 설계자에게 이러한 영향이 하위 기생 성분과 하위 혼잡 등 여러 효과에 어떻게 작용할지를 사실상 실시간으로 알려줄 수 있기 때문입니다."

ACI의 기본 개념은, RTL이 물리 설계 엔지니어에게 넘어가기 전에 잠재적인 아키텍처 문제를 해결하는 것입니다. 구현 결과가 나온 뒤에 아키텍처를 수정하기를 기다리는 방식과는 반대입니다.

"우리의 기대는 설계자에게 '목표를 달성하지 못했거나 혼잡 문제가 생겼으니 이것을 다시 해 달라'는 식의 되돌림이 없을 것이라는 것입니다." Diamantidis가 말했습니다.

이러한 예측의 정확도는 매우 중요합니다. Cognichip은 자사 모델이 물리적 구현의 배선 전(pre-route) 단계에서 기존 EDA 도구의 결과와 비교했을 때 특정 PPA 특성을 약 10%의 오차로 예측할 수 있다고 주장합니다. 회사는 1,200개의 오픈소스 설계를 사용해 기술을 평가했으며, 예측 결과를 Anthropic의 Claude Opus와 Google의 Gemini를 포함한 범용 AI 모델의 예측과 비교했습니다. Diamantidis에 따르면, 범용 모델은 지표에 따라 약 50%에서 100%의 오차를 보인 반면, Cognichip의 모델은 예측 오차를 약 10% 수준으로 줄였습니다.

"[범용 모델은] 지연 시간을 예측하는 데 능숙하지 않습니다." Diamantidis가 말했습니다. "그래서 우리는 이를 10% 이내로 낮췄습니다. 10%라는 수치는, 우리가 RTL 수준에서 실행하고 있다는 점을 생각해 보셔야 합니다. 물리적 정보는 거의 없으니까요, 그렇죠?"

다만 중요한 구분이 있습니다. Cognichip이 밝힌 정확도는 배선 전 물리적 구현 결과에 해당하며, 최종 배선 후(post-route) 특성에 대한 것이 아닙니다. 실제 배선은 상호 연결 및 전력 공급 기생 성분과 타이밍 및 전력 소비를 바꿀 수 있는 기타 물리적 효과를 도입합니다. 따라서 보고된 10%의 예측 오차가 ACI가 생성한 설계가 물리적 구현과 사인오프 이후에도 추정된 PPA 목표를 달성한다는 뜻은 아닙니다.

또 다른 문제는 ACI가 이러한 정확도를 어느 범위의 아키텍처와 제조 기술에서 제공할 수 있는지입니다. Cognichip은 자사 모델이 반도체 물리학을 반영하고 공정에 따른 특성을 고려한다고 말하지만, 어떤 파운드리 노드를 지원하는지, 그리고 노드별로 예측 정확도가 어떻게 달라지는지는 밝히지 않았습니다.

Diamantidis는 일부 아키텍처 결정은 제조 기술과 대체로 무관한 반면, 다른 결정은 개발이 진행됨에 따라 목표 공정 노드에 점점 더 의존하게 된다고 설명했습니다.

"[칩 개발을 나무에 비유해 보십시오.] 나무의 꼭대기에는 파운드리와 특별히 관련 없는 결정들이 있습니다. 이들은 오히려 마이크로아키텍처에 가깝습니다." 그는 이렇게 설명했습니다. "그다음 나무의 아래쪽으로 내려가다 보면, 어느 시점에 가지가 갈라집니다. 결정이 TSMC 노드 A를 향하는지 TSMC 노드 B를 향하는지에 따라 예측 결과가 달라지기 때문입니다. 하지만 노드와 크게 관련 없고 아키텍처와 그 구현 방식에 더 관련된 결정들이 큰 줄기를 이룹니다. 우리가 하려는 것은 이 나무 전체를 고려하면서 설계자에게 많은 피드백을 제공하는 것이며, 특히 노드에 무관한 모드에서 그렇게 하는 것입니다. 그리고 물론 어느 시점에는 노드를 더 인식하는 쪽으로 가야 합니다."

이러한 구분은 물리적 제약이 아키텍처 결정에 상당한 영향을 미치는 복잡한 CPU, GPU, AI 가속기에서 특히 중요합니다. Cognichip은 ACI가 이러한 프로세서를 단일 모놀리식 설계로 개발해야 한다고 주장하지 않습니다. 대신 회사는 자사 기술이 개별 IP 블록과 서브시스템에서 작동할 수 있으며, 엔지니어는 이를 더 큰 칩으로 통합할 수 있다고 말합니다. 다만 개별적으로 최적화된 IP 블록을 더 큰 칩에 통합하는 일은 여전히 과제로 남아 있습니다.

**큰 칩? 문제없지만 단서가 있습니다**

Cognichip은 ACI가 수백만 개의 논리 게이트(불리언 함수를 구현하는 회로)를 포함하는 서브시스템을 다룰 수 있다고 말하지만, 여러 설계를 복잡한 SoC로 결합하면 상호 연결 지연, 클록 분배, 공유 메모리 대역폭, 전력 공급, 플로어플래닝과 관련된 추가 제약이 생깁니다. 따라서 Pareto 최적 PPA 특성을 달성하는 아키텍처가...