Hot Chips 2026에서 RVA23 표준이 RISC V 프로세서 아키텍처의 새로운 기본 사양으로 공식 채택되었음이 강조되었다.

Hot Chips 2026에서 우리는 RISC-V 표준과 채택 현황에 대한 업데이트를 제공합니다. 이 기사는 실시간으로 작성되었으나, 보다 광범위한 RISC-V 커버리지의 일환으로 약간 늦게 게시되고 있습니다. RISC-V는 2010년 5월 18일을 공식적인 탄생일로 삼아, 올해 컨퍼런스까지 프로젝트 역사가 16년에 달합니다. 타임라인은 UC 버클리의 초기 연구부터 RISC-V 재단 설립 및 초기 상용 제품 출시, 그리고 첫 RVA23 실리콘을 탑재한 서버 프로세서로의 현재 추진 단계까지 이어집니다. RISC-V를 주요 CPU로 사용하는 플랫폼보다 우리가 RISC-V 관련 기사를 더 많이 생산한 것 같습니다.

SiFive는 RISC-V가 단일 기업의 운명에 묶이지 않은 글로벌 커뮤니티 개발 표준임을 강조하며 발표를 시작했습니다. 이러한 개방성은 이전 ISA 중 어느 것보다 훨씬 많은 프로세서 구현체를 낳았으며, 이는 라이선스 가능한 IP 코어부터 단 125개의 FPGA LUT만 차지하는 오픈소스 코어까지 다양합니다. 수많은 RISC-V 변형을 관리 가능하게 유지하기 위해 명세서는 모듈식 레이어로 분리됩니다. 기본 ISA는 핵심 기능을 정의하고, 확장 기능은 특정 기능을 추가하며, 프로필은 주어진 수직 분야에서 필수적으로 요구되는 조합을 확립하고, 플랫폼 표준은 ISA를 넘어 전체 하드웨어 서브시스템을 포괄합니다.

오늘날 네 가지 기본 ISA가 승인되었습니다: RV32I, RV64I, RV32E, RV64E로, 이들은 주소 폭과 레지스터 개수에서 차이가 납니다. CHERI 변형(하드웨어 기능 추가)과 128비트 주소 공간을 타겟팅하는 차세대 RV128 설계를 포함하여 추가 기본 설계가 개발 중입니다. 초기 RISC-V 확장 기능은 곱셈 및 나눗셈을 위한 M이나 벡터를 위한 V와 같은 단일 문자 약어를 사용했으며, G는 일반적인 MAFD 세트의 별칭으로 사용되었습니다. 이후 작업은 비특권 확장 기능에 대해 Z* 명명 체계로 전환되었으며, 카테고리별로 그룹화되어 Z 다음 첫 번째 글자가 해당 확장 기능이触及하는 아키텍처 도메인을 나타냅니다.

RISC-V의 인코딩 공간은 벤더와 표준 기관이 각자의 소유권을 명확히 알 수 있도록 엄격하게 분류됩니다. 범주에는 표준, 예약됨, 사용자 지정, 비표준, 비준수가 있으며, 이는 Xsfvqdotq와 같은 벤더 고유 기능이 향후 표준 확장 기능과 충돌하지 않도록 방지합니다. SiFive는 RISC-V 명세서가 단순히 원시 하드웨어가 아닌 실행 환경 내의 실행 hart를 설명한다고 강조했습니다. hart는 하드웨어 스레드를 의미하며, 실행 환경은 초기 상태, 메모리 속성, 인터럽트 처리와 같은 매개변수를 정의합니다. 주목할 점은 Linux 사용자 ABI도 이러한 명세서 중 하나로 간주된다는 것입니다.

RISC-V 특권 레벨은 사용자, 슈퍼바이저, 머신 모드로 구성됩니다. 하이퍼바이저 확장은 가상 사용자 및 슈퍼바이저 모드와 두 단계 주소 변환을 통해 이 모델을 확장하며, 전용 디버그 모드는 하드웨어 디버깅 요구 사항을 충족합니다. 어떤 명세서도 다른 곳에서 더 높은 특권 모드가 존재한다고 가정하지 않기 때문에 특권 계층 구조는 깔끔하게 유지됩니다. 확장 기능은 가시성 수준에 따라 분리되므로, 명명 규칙은 Sm(머신), Sh(하이퍼바이저), Ss(슈퍼바이저), Sv(가상 메모리), Sd(디버그)로 나뉩니다. ISA 문자열은 기본 이름 뒤에 확장 기능을 붙여 구성되며, 대소문자를 구분하지 않습니다. 완전히 확장된 현대 애플리케이션 문자열은 수십 개의 Z, S, V 확장 기능을 포함하므로, 소프트웨어 이식성을 유지하기 위해 프로필이 필수적입니다.

2021년에 승인된 벡터 확장 기능은 32개의 벡터 레지스터를 추가하지만, 정확한 개수는 구현에 따라 다릅니다. ISA가 벡터 길이 비의존적 코드를 지원하므로, 단일 바이너리는 재컴파일 없이 32비트 임베디드 컴포넌트부터 2048비트 AI 가속기까지 다양한 데이터 패스에서 올바르게 실행될 수 있습니다. 매트릭스 지원은 매트릭스 요소의 위치와 실행 방식에 따라 AME, IME, VME로 분류되는 보완적 접근 방식을 통해 개발 중이며, 빠른 트랙 벡터 기반 옵션도 병행됩니다. 이를 통해 실리콘 벤더는 자신의 데이터 패스에 가장 적합한 구현체를 선택할 수 있습니다. SiFive는 AI 컴퓨트를 기계 조직의 스펙트럼 위에 배치했으며, 스칼라, 벡터 또는 매트릭스 RISC-V 코어가 CPU 스타일 호스트, 주변 장치 또는 완전한 자체 호스팅 시스템 내에서 작동할 수 있다고 지적했습니다. 이 패턴은 디스플레이 프로세서에 관한 1968년 논문으로 거슬러 올라갑니다. SiFive는 RISC-V가 모든 AI 역할에서 동시에 효과적으로 작동하는 유일한 ISA라고 주장했습니다. 이는 NVIDIA CUDA 스택 포트와 같이 호스트 ISA로서, 수많은 가속기에서 장치 ISA로서, 그리고 엣지 AI 및 에이전틱 CPU를 위한 자체 호스팅 ISA로서 기능합니다.

보안은 ISA의 최하위 수준에서 시작됩니다. 물리적 메모리 보호 레지스터를 통해 머신 모드는 낮은 특권 코드에서의 액세스를 제어할 수 있으며, RISC-V Worlds는 트랜잭션에 월드 ID를 태그하여 대상 측 검사가 권한을 강제하도록 함으로써 버스 수준의 격리를 제공합니다. 기밀 컴퓨트는 슈퍼바이저 도메인을 활용하며, 메모리 기반 페이지 보호 테이블을 통해 머신 모드가 여러 슈퍼바이저 또는 하이퍼바이저 스택을 격리할 수 있고, IOMMU도 동일한 페이지 테이블 형식을 미러링합니다. 이러한 기초 외에도 ISA에는 스칼라 및 벡터 암호화, 데이터 독립 실행 시간, 제어 흐름 무결성, 포인터 마스킹 등 광범위한 추가 보안 기능이 포함되어 있습니다. 진행 중인 추가 사항에는 CHERI, 추측 장벽, 메모리 태그링, 메모리 암호화 컨텍스트가 포함됩니다.

바이너리 소프트웨어 생태계는 최저 공통 분모를 타겟팅하는 것과 새로운 기능을 채택하는 것 사이에서 본질적인 긴장 관계에 직면해 있습니다. RISC-V는 RVA 프로필을 통해 이에 대응합니다. 이는 하드웨어 구현체가 각 세대에 걸쳐 제공하기로 약속함으로써 소프트웨어가 이를 신뢰할 수 있게 의존할 수 있도록 하는 필수 ISA 기능의 로드맵입니다. RVA 프로필은 Android 및 리눅스 배포판과 같은 풍부한 애플리케이션 프로세서 생태계를 타겟팅합니다. 승인된 세대에는 초기 RV64GC 기준선을 포착하는 RVA20부터 RVA22, 그리고 2024년 10월에 승인되어 벡터 및 하이퍼바이저 지원을 필수로 포함하는 RVA23까지 있습니다. 필수 확장 기능 외에도 각 프로필은 네 가지 옵션 카테고리를 정의합니다: 관할권 요구 사항을 다루는 지역화 옵션, 향후 필수 사항이 될 가능성이 높은 개발 옵션, 상당한 구현 오버헤드를 수반하는 확장 옵션, 그리고 프로필에 남아있을지도 없을 수 있는 일시적 옵션입니다. 옵션 목록은 전체 ISA 확장 기능 세트보다 의도적으로 작게 유지됩니다. 지역화 및 확장 옵션은 소프트웨어 지원 비용을 최소화하기 위해 coarse-grained하게 설정되는 반면, 개발 옵션은 향후 필수 사항이 될 것으로 예상되므로 finer-grained할 수 있습니다. RVA 릴리스는 두 가지 종류로 제공됩니다: 주요 릴리스는 RVA20 및 RVA23에서 볼 수 있듯이 상당한 새로운 필수 기능을 도입하는 반면, 향후 소규모 릴리스는 옵션만 추가하여 새로운 표준 소프트웨어가 이전 주요 릴리스의 하드웨어에서도 계속 실행되도록 보장합니다.

RVB23은 별도의 목적으로 사용되는 또 다른 승인된 프로필입니다. 이는 사전 컴파일된 바이너리 배포판 대신 Yocto 및 OpenEmbedded와 같은 사용자 지정 소프트웨어 도구 체인으로 구축된 애플리케이션 프로세서를 타겟팅하며, 향후 RVB 프로필은 자체 일정에 따라 진화할 것입니다. 현재 ISA 문자열은 기능이 어떻게 빠르게 수행되는지가 아니라 기능이 무엇을 하는지를 설명합니다. 이 격차는 특히 소프트웨어가 역사적으로 고성능 코어가 효율적으로 처리하더라도 비효율적으로 우회했던 정렬되지 않은 액세스와 같은 연산에 특히 중요합니다. 이를 해결하기 위해 명세서는 하드웨어 능력을 소프트웨어 기대치와 일치시키는 최적화 가이드라인 옵션을 도입합니다. 두 가지 옵션이 이 이니셔티브를 시작합니다: Oilsm은 소프트웨어가 정렬되지 않은 로드 및 스토어가 효율적으로 처리된다고 가정하도록 지시하며, Ovlt는 마이크로아키텍처가 정적 루프 형태보다는 벡터 길이 레지스터의 동적 값을 기반으로 최적화된다고 가정합니다.

서버 시장의 경우, 플랫폼 명세서가 하드웨어 구성 요소를 연결합니다. 이는 RVA23 준수 프로세서, 표준 RISC-V AIA 인터럽트, PCIe 및 IOMMU 지원, UEFI 및 ACPI 펌웨어, TPM 하드웨어, 그리고 MCTP, PLDM, Redfish, IPMI를 통한 BMC 관리를 요구합니다. 이러한 요구 사항은 RISC-V 벤더들이 서로 그리고 기존 산업 서버 표준과 호환되도록 보장합니다. 동일한 프로필 논리는 더 풍부한 RVM 표준을 통해 마이크로컨트롤러로 하향 확장되며, 여기에는 수많은 ISA 확장 기능의 의무화와 표준 고속 인터럽트, 중첩 sPMP 보호, RISC-V Worlds 보안, 포괄적인 디버그 및 트레이스 지원을 특징으로 하는 서브시스템 정의가 포함됩니다.

발표는 그 후 신화 파괴 세그먼트로 전환됩니다. RISC-V가 파편화되었다는 일반적인 비판에 대해 SiFive는 생태계가 실제로 다양하다고 반박했습니다. 구체적으로 비교할 때, x86은 서로 다른 하이퍼바이저 및 IOMMU 명세를 가진 두 벤더에 걸쳐 있으며, Arm은 네 가지 서로 다른 아키텍처를 출하했지만, RISC-V는 애플리케이션 코어, AI 가속기, 임베디드 컴포넌트 전반에 걸쳐 단일 벡터 확장 기능을 재사용합니다. 마찬가지로 과도한 확장 기능에 대한 불만은 맥락 속에서 평가됩니다: RISC-V는 AArch64의 약 400개와 x86_64의 800개에 비해 약 200개의 확장 기능을 유지하며, RISC-V International은 재사용을 극대화하기 위해 이를 적극적으로 관리합니다. 마지막으로 SiFive는 RISC-V가 저비용 때문에만 매력적이라는 견해에 반대했습니다. 경쟁이 가격을 낮추는 것은 사실이지만, 이는 성능, 전력 효율성 및 기능 세트의 개선도 촉진합니다. RISC-V는 혁신의 자유를 레거시 ISA가 제공할 수 없는 표준화된 소프트웨어 스택과 독특하게 결합합니다.